JP4673533B2 - An integrated circuit having a dedicated and programmable logic - Google Patents

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クイックロジック コーポレイションQuickLogic Corporation
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、フィールドプログラマブルゲートアレイのようなプログラム可能論理と、ASIC型デバイス等の専用論理と、該プログラム可能デバイス及び専用デバイスの間の通信のためのインターフェースとを有する集積回路に関するものである。 The present invention relates to an integrated circuit having a programmable logic such as a field programmable gate array, and dedicated logic such as ASIC type device and an interface for communication between the programmable device and dedicated devices.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体業界はより高いレベルの集積度を与える願望に駆り立たれている。 The semiconductor industry is stood drove the desire to provide a higher level of integration. より高いレベルの集積度の場合には、シリコンのスペース及びコストが減少され、一方性能及び信頼性が増加される。 In the case of a higher level of integration, the space and cost of the silicon is reduced, whereas the performance and reliability are increased. 然しながら、より高いレベルの集積度はより大きな特定性に通ずる。 However, a higher level of integration is leading to greater specificity. 例えば、応用特定集積回路(ASIC)は、しばしば、単に一人の顧客のニーズに役立つに過ぎない高度に特定的なデバイス即ち装置である。 For example, application specific integrated circuits (ASIC) is often merely a specific device or devices highly merely serve the needs of one customer.
【0003】 [0003]
フィールドプログラマブルゲートアレイ(FPGA)等のプログラム可能な論理装置は多様性のある集積回路チップであり、それは、ユーザがユーザにとって特定的な機能を実現するために形態特定することが可能なユーザが選択した接続状態を具備する内部的回路論理を有している。 A field programmable gate array (FPGA) Programmable logic device such as is a diverse integrated circuit chip, it is specific functions for the user to select capable of specifying the form in order to realize user for the user It has an internal circuit logic having a connected state. プログラム可能論理は多様性のあるものであるが、大型で複雑な機能をプログラム可能論理を包含するシリコンプラットフォーム上にマッピングする場合に寸法、経路付け、ピンアウト安定性の上でかなりの設計上のチャレンジが存在している。 Programmable Although logic is what diversity significant challenge in the design dimensions, routing, on the pinout stability when mapping to complex functions of programmable logic encompassing the silicon platform large there has been an existence.
【0004】 [0004]
プログラム可能論理デバイスは別個の専用デバイスとリンクさせることが可能であるが、それと関連するオン/オフチップ遅延、大きな基板面積、及びコスト高等が存在している。 Programmable logic device it is possible to link a separate dedicated device, its associated on / off-chip delay, a large substrate area, and cost higher are present. 更に、所望の機能を実施するためにプログラム可能論理をプログラミングすることが可能であるが、これは高価な提案であり、且つ結果的に得られる性能は、しばしば、許容可能なものではない。 Furthermore, it is possible to program the programmable logic to perform the desired function, which is an expensive proposition, and consequently the resulting performance is often not acceptable.
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
従って、プログラム可能論理の柔軟性と専用デバイスの性能及び信頼性とを結合した単一の集積化した装置が必要とされている。 Thus, a single integrated the device that combines the performance and reliability of the dedicated devices and the flexibility of the programmable logic is required.
【0006】 [0006]
【課題を解決するための手段】 In order to solve the problems]
フィールドプログラマブルゲートアレイ等のプログラム可能論理と、ASIC型デバイス等の専用デバイスとを単一集積回路上にアンチヒューズを基礎としたインターフェースで一体的に結合させる。 A field programmable gate array programmable logic, is integrally coupled with the interface that the basic anti-fuse on a single integrated circuit and a dedicated device such as ASIC type device. プログラム可能論理の技術を使用するコンフィギャラブル即ち形態特定可能な非揮発性メモリが専用デバイスに対するパラメータ設定又はその便利なオンチップのコンフィギュレーション(形態特定)を与える。 Nonvolatile memory configurable guarantee that Bull That embodiment can identify using the programmable logic technology gives parameter set or a convenient on-chip configuration (form specific) for only device. 1実施例においては、プログラム可能論理用のプラットフォームは既存のプログラム可能論理デバイスの半分であり、それはプログラム可能論理を構成する必要性を有益的に取除いている。 1 In an embodiment, the platform for the programmable logic is half the existing programmable logic devices, it is eliminates the need to configure the programmable logic beneficial manner. 専用デバイスは業界標準バスに対するバスインターフェース等の複雑であるがしばしば必要とされる機能を実現することが可能であり、一方プログラム可能回路はユーザがカスタム機能を実現することを可能とさせる。 The exclusive device is complex, such as a bus interface to industry-standard bus, but it is possible to realize the functions that are often required, whereas the programmable circuit is allows the user to achieve custom functionality. 同一のチップ上に専用デバイスとプログラム可能論理の両方を配置させることは、回路間での高い処理能力を可能とさせるものであるが、その通信は集積回路チップ内部のものであるので、より多数のI/Oピンを必要とするものではない。 It is arranged both dedicated device and programmable logic on the same chip, but is intended to enable the high throughput of between circuits, since the communication is of the integrated circuit chip, a larger number It does not require the I / O pins.
【0007】 [0007]
プログラム可能論理は、専用デバイス内のクロックネットワークからのみならず入力/出力端子からクロック信号を受取るクロックネットワークを包含することが可能である。 Programmable logic, it is possible to include a clock network for receiving a clock signal from the input / output terminals not only from a clock network in dedicated devices. 従って、プログラム可能論理は専用回路とは独立的な周波数で動作することが可能である。 Accordingly, the programmable logic can operate at independent frequencies dedicated circuit. プログラム可能論理用の入力/出力クロック端子は、通常、プログラム可能論理に最も近いチップの1つの側部上にあり、一方専用デバイス用の入力/出力クロック端子は専用デバイスに最も近いチップの反対側上にある。 Input / output clock terminal for programmable logic is usually located on one side of the closest chip programmable logic, whereas the opposite side of the input / output clock terminal closest chip to a dedicated device for dedicated devices It is above. 該クロックネットワークはクロック信号をプログラム可能論理及び専用デバイスの両方へ分配させる。 The clock network to distribute the clock signal to both programmable logic and dedicated devices.
【0008】 [0008]
専用デバイスとプログラム可能論理との間のインターフェースは、バッファ及びテスト回路を具備する多数の導体を有している。 Interface between the dedicated devices and the programmable logic has a number of conductors having a buffer and a test circuit. 該テスト回路はPMOSテストトランジスタとNMOSテストトランジスタとを有しており、それらのゲートはバッファの出力端子へ結合している。 The test circuit has a PMOS test transistor and the NMOS test transistor, and the gates thereof are coupled to the output terminal of the buffer. PMOSテストトランジスタは電圧供給源と出力端子との間に結合されており、一方NMOSテストトランジスタは接地供給源と異なる出力端子との間に結合されている。 PMOS test transistor is coupled between the output terminal and the voltage source, whereas NMOS test transistor is coupled between the output terminal different from the ground source. PMOSテストトランジスタの出力端子はインバータの出力端子へ結合している。 The output terminal of the PMOS test transistor is coupled to the inverter output terminals. テストモード期間中、該インバータは電圧供給源へ結合される。 During the test mode period, the inverter is coupled to a voltage supply. PMOSテストトランジスタは該インバータにおけるNMOSトランジスタよりも一層大型である。 PMOS transistor test is more large than the NMOS transistor in the inverter. 従って、PMOSテストトランジスタがオフである場合には、該インバータは出力端子を低状態へ駆動するが、PMOSテストトランジスタがオンである場合には、PMOSテストトランジスタは該出力端子を高状態へ駆動する。 Therefore, when the PMOS test transistor is off, the inverter is driving the output terminal to the low state and the PMOS test transistor is on, PMOS test transistor drives the output terminal to a high state . NMOSテストトランジスタの出力端子は、テスト動作期間中接地供給源へ結合される別のインバータの出力端子へ結合される。 Output terminals of the NMOS test transistor is coupled to an output terminal of another inverter coupled into the test operation period ground source. NMOSテストトランジスタは該インバータにおけるPMOSトランジスタよりも一層大型である。 NMOS transistor test is more large than the PMOS transistors in the inverter. 該テスト回路は、該導体へ結合されているアンチヒューズをプログラミングすることなしに、該バッファのテストを有益的に行うことを可能とさせる。 The test circuit, without programming an antifuse coupled to the conductor, thereby allows test of the buffer beneficial manner.
【0009】 [0009]
本発明の別の実施例によれば、プログラム可能論理と専用デバイスとの間のインターフェースにおける及びその周辺部周りの入力/出力端子はJTAGレジスタを使用してテストされる。 According to another embodiment of the present invention, and input / output terminals around the periphery thereof at the interface between the programmable logic and dedicated devices are tested using the JTAG register. JTAGレジスタを介してのテスト信号の経路は、プログラム可能論理及び専用デバイスの両方の周辺部周り、又は該インターフェースを介し且つ専用デバイスの周辺部周りを通過するように選択可能である。 Path test signal via the JTAG registers, programmable logic and periphery around both dedicated device, or can be selected to pass around the periphery of and dedicated device via the interface.
【0010】 [0010]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1は本発明の1実施例に基づく集積回路10の概略図である。 Figure 1 is a schematic diagram of an integrated circuit 10 in accordance with an embodiment of the present invention. 集積回路10はプログラム可能論理12と専用論理14とを有しており、その各々は外部回路との接続のためのI/Oピンを有している。 Integrated circuit 10 has a the programmable logic 12 and dedicated logic 14, each having an I / O pins for connection to an external circuit. インターフェース16がプログラム可能論理12を専用論理14へ接続している。 Interface 16 is connected to programmable logic 12 to a dedicated logic 14. 集積回路10は、同一のシリコン片上に専用論理14を「埋め込んだ」プログラム可能論理装置として、又は、その逆である、即ち「埋込型」プログラム可能論理12を具備する専用デバイスとして考えることが可能である。 Integrated circuit 10, as the same "embedded" dedicated logic 14 on a piece silicon programmable logic device, or, vice versa, i.e., be thought of as a dedicated device comprising a "buried" programmable logic 12 possible it is. プログラム可能論理12は、例えば、フィールドプログラマブルゲートアレイ(FPGA)又はユーザプログラム可能回路接続を具備するその他の回路であり、一方専用論理14は所望の機能を実現する固定した回路である。 The programmable logic 12 is, for example, a other circuit having a field programmable gate array (FPGA) or user programmable circuit connection, whereas dedicated logic 14 is fixed circuit to achieve the desired functionality. 例えば、専用論理14は業界標準バスとのインターフェースを形成する等の機能を実施する応用特定回路とすることが可能である。 For example, dedicated logic 14 is capable of and application specific circuit for implementing functions such as to form an interface with industry standard bus.
【0011】 [0011]
図1は、更に、プログラム可能リードオンリメモリ(PROM)18を示している。 Figure 1 also shows a programmable read only memory (PROM) 18. PROM18は、専用論理14用のパラメータを形態特定又は設定するデータを格納し且つプログラム可能論理12の技術を使用して実現することが可能である。 PROM18 may be realized using techniques dedicated logic 14 parameters for storing the data to form a specific or set and programmable logic 12. 一方、PROM18は同一の目的を達成する外部又は内部のEEPROMで置換することが可能である。 Meanwhile, PROM 18 is capable of replacing with external or internal EEPROM to achieve the same purpose.
【0012】 [0012]
有益的なことであるが、接続したプログラム可能論理12及び専用論理14を具備する集積回路10は、ユーザに対して、例えばFPGA等のプログラム可能論理において見出される形態特定可能性及び柔軟性のみならず、ASIC等の専用デバイスにおいて見出される保証された機能性、使用容易性、及び高性能を与える。 Although be beneficial, the integrated circuit 10 having a programmable logic 12 and dedicated logic 14 connected, if the user, for example, only form identifiable and flexibility found in programmable logic such as FPGA not provide guaranteed functionality found in dedicated devices such as an ASIC, ease of use, and performance.
【0013】 [0013]
図2はプログラム可能論理12及びインターフェース16の一部の1実施例の1つの大きな簡単化した概略図を形成するためにどのようにして図2A,2B1,2B2,2B3,2C,2D,2E,2F1,2F2,2F3,2G,2H,2I,2J1,2J2,2J3,2K,2L,2M,2N1,2N2,2N3,2P,2Q,2R1,2R2,2R3,2S,2Tを結合させるかを示した概略図である。 Figure 2 is a programmable logic 12 and to how to form a large simplified schematic one part of one embodiment of the interface 16 Figure 2A, 2B1,2B2,2B3,2C, 2D, 2E, 2F1,2F2,2F3,2G, shown 2H, 2I, 2J1,2J2,2J3,2K, 2L, 2M, 2N1,2N2,2N3,2P, 2Q, 2R1,2R2,2R3,2S, or to bind 2T it is a schematic diagram. 図2のボックスの各々は図2A−2Tの表示した1つに対する文字を有している。 Each of the box 2 has a character for one of the display of FIG. 2A-2T. 例えば、左上ボックス内の「A」は図2Aを表している。 For example, "A" in the upper left box represents the Figure 2A. 図2から理解されるように、図2Aの構成は右側が2Bと境界を形成しており且つ下側が図2Eの構成と境界を形成している。 As understood from FIG. 2, the configuration of Figure 2A the lower and forms a right 2B and boundary forms a configuration and the boundary of Figure 2E.
【0014】 [0014]
図2は図2Aと図2Cの構成の間に配設されている図2Bの2つの構成を示しており、且つ図2Bの2つの構成は合成図において図2Cと図2Dの構成の間に配設されており、図2Bの構成は、プログラム可能論理12からより複雑な回路を形成するプログラミングを可能とするためにプログラム可能論理12をより幅広のものとし且つゲート数を増加させるために3倍又はそれ以上のものとすることが可能である。 Figure 2 shows the two configurations of Figure 2B that are disposed between the arrangement of FIGS. 2A and FIG. 2C, and two configurations of Figure 2B between the Figure 2C and Figure 2D structure in the synthesis diagram is disposed, the configuration of Figure 2B, 3 to increase more and number of gates and that of the wider programmable logic 12 in order to enable the programming of forming a more complex circuit from programmable logic 12 can be doubled or more. 更に理解すべきことであるが、図2F,2G,2N,2Rの対応する構成は同様に反復的なものである。 It should also be appreciated, FIG. 2F, 2G, 2N, corresponding configuration of 2R is (are) the same iteratively. 同様に、図2Fの構成はプログラム可能論理12の高さを増加させ且つプログラム可能論理12から実現される回路のゲート数及び複雑性を増加させるために図2B及び2Jの構成の間に1回以上繰返すことが可能である。 Similarly, once during the configuration of FIG. 2B and 2J to increase the number of gates and circuit complexity to be achieved from the allowed and programmable logic 12 increases the height of the structure of Figure 2F programmable logic 12 it is possible to repeat more. 論理要素のモジュール及びプログラム可能相互接続の一部及びそのプログラミング構造(例えば2Fの構成)を包含する集積回路の繰返し部分はマクロセルと呼ばれる。 Repeated portion encompassing an integrated circuit part and programming constructs (e.g. 2F configuration) of the module and the programmable interconnect logic elements are called macrocells. 図2のプログラム可能集積回路の種々の側面については以下に更に詳細に説明する。 Described in more detail below for various aspects of the programmable integrated circuit of FIG.
【0015】 [0015]
図2A−2Tに示したようなプログラム可能論理の動作は「アンチヒューズを使用したプログラム可能集積回路用のプログラム可能アーキテクチャ(Programmable Architecture for a Programmable Integrated Circuit Employing Antifuses)」という名称の米国特許第5,825,201号において記載されているものと同様であり、尚その特許を引用によって本明細書に取込む。 "Programmable Architecture (Programmable Architecture for a Programmable Integrated Circuit Employing Antifuses) for a programmable integrated circuit using the antifuses" US 5 entitled programmable logic operation as shown in FIG. 2A-2T, are the same as those described in JP 825,201, noted Tokomu herein that patent by reference.
【0016】 [0016]
図2Q−2Tはプログラム可能論理12と専用論理14との間のインターフェース16の部分を示している(図1に示してある)。 Figure 2Q-2T represents the portion of the interface 16 between the programmable logic 12 with dedicated logic 14 (shown in Figure 1). 図2R1において理解することが可能であるように、プログラム可能論理12と専用論理14との間のインターフェースはバッファ20及び「X」記号によって表わしたプログラム可能アンチヒューズ22からなるアレイを有している。 As can be seen in FIG 2R1, the interface between the programmable logic 12 with dedicated logic 14 has an array of programmable antifuses 22, expressed by the buffer 20 and "X" symbols . アンチヒューズ22は、例えば、アモルファスシリコンアンチヒューズ又は例えば酸化物−窒化物−酸化物アンチヒューズ等のその他の適宜のアンチヒューズ構造とすることが可能である。 Antifuse 22 is, for example, amorphous silicon antifuses, or such oxides - nitrides - may be a other suitable antifuse structure such as an oxide antifuse. 例えば、「PECVDアモルファスシリコン要素を具備した電気的にプログラム可能な相互接続構成体(Electrically Programmable Interconnect Structure Having a PECVD Amorphous Silicon Element)」という名称の米国特許第5,502,315号、米国特許第5,424,655号、及び「プログラム可能相互接続構成体及びプログラム可能集積回路(Programmable Interconnect Structures And Programmable Integrated Circuits)」という名称の米国特許第5,557,136号は幾つかの適切なアモルファスシリコンアンチヒューズ構造に関するものであるのでそれ For example, "PECVD amorphous silicon element equipped with a electrically programmable interconnect structure (Electrically Programmable Interconnect Structure Having a PECVD Amorphous Silicon Element)" entitled U.S. Pat. No. 5,502,315, U.S. Patent No. 5 , 424,655 No., and "programmable interconnect structure and a programmable integrated circuit (programmable interconnect Structures and programmable integrated circuits)" U.S. Patent No. 5,557,136 entitled some suitable amorphous silicon anti it because it relates to a fuse structure を参照すると良く、尚それらの特許を引用によって本明細書に取込む。 It may Referring to still Tokomu herein those patents by reference.
【0017】 [0017]
図2R1は専用論理14からの信号の入力及び出力用のバッファ20を有するインターフェース16の一部を示している。 FIG 2R1 shows a part of the interface 16 with a buffer 20 for input and output of signals from the dedicated logic 14. シリコンアンチヒューズ22はこれらの信号のプログラム可能論理12内へのプログラム可能なルーチング即ち経路付けを可能とする。 Silicon antifuse 22 allows for programmable routing ie routing to the programmable logic 12 of these signals. アモルファスシリコンアンチヒューズの小さな寸法はプログラム可能要素22をインターフェース16内の経路付けラインの各交点に配置させることを可能とし、それによりインターフェース16のプログラム可能論理12において高レベルの経路付け可能性を提供している。 Small dimensions of the amorphous silicon antifuse is it possible to place the programmable elements 22 at each intersection of routing lines in the interface 16, thereby providing a routing possibilities high levels in programmable logic 12 of the interface 16 are doing.
【0018】 [0018]
図2R1内にはPROM18も示されており、それはバッファ24及びプログラム可能アンチヒューズ26からなるアレイを有している。 The in FIG 2R1 are shown also PROM 18, which has an array of buffer 24 and a programmable anti-fuse 26. 各バッファに結合されて2個のアンチヒューズが存在している。 Two antifuses are coupled to each buffer is present. 一方のアンチヒューズはバッファを高電圧へ接続するためにプログラムされ且つ他方のアンチヒューズはバッファを低電圧へ接続するためにプログラムされる。 One of the anti-fuse is programmed and the other antifuses to connect a buffer to a high voltage is programmed to connect the buffer to the lower voltage. 当業者にとって良く理解されるように、アンチヒューズがプログラムされると、それはプログラム状態を解除することは不可能である。 As will be better understood by those skilled in the art, when the antifuse is programmed, it is impossible to cancel the program state. 従って、プログラム可能アンチヒューズ26からなるアレイは非揮発性の形態特定可能なメモリを提供している。 Thus, an array of programmable antifuses 26 provides a non-volatile form identifiable memory.
【0019】 [0019]
集積回路10の専用論理14は例えばペリフェラルコンポーネントインターコネクト(PCI)インターフェースを実現する等の任意の所望の機能を実現することが可能である。 Dedicated integrated circuit 10 logic 14 is able to implement any desired function, such as to implement the example Peripheral Component Interconnect (PCI) interface. 一方、専用論理14はそうでなければ複数個の別個のデバイス上で実現される可能性のある多様な関連した又は代替的な機能を実現することが可能である。 On the other hand, dedicated logic 14 can be realized in which various related or alternative features that may be implemented on multiple separate devices otherwise.
【0020】 [0020]
図3は本発明の別の実施例に基づく集積回路30の概略図である。 Figure 3 is a schematic diagram of an integrated circuit 30 according to another embodiment of the present invention. 集積回路30は専用論理と、プログラム可能論理12と、インターフェース16と、PROM18とを有している。 Integrated circuit 30 includes a dedicated logic, a programmable logic 12, an interface 16, and a PROM 18. 然しながら、集積回路30においては、専用論理は多数の専用デバイス34,36,38を有している。 However, in the integrated circuit 30, dedicated logic has a number of dedicated devices 34, 36, 38. インターフェース16又はプログラム可能論理内のプログラム可能要素を適切にプログラミング即ち書込むことによって、所望の専用デバイス34,36,38の1個またはそれ以上を活性化させることが可能である。 By appropriate writing programming ie write programmable elements of the interface 16 or programmable in logic, it is possible to activate one or more desired only device 34,36,38. 例えば、プログラム可能アンチヒューズ22からなるプログラミングアレイ(図2R1に示してある)は1個の専用デバイスをプログラム可能論理12内のマクロセルへ接続させることが可能である。 For example, (shown in FIG 2R1) programming an array of programmable antifuse 22 can be connected to one of the dedicated devices to the macrocell programmable logic 12. 従って、埋込型回路30は一片のシリコン上にあるが、3個の異なる機能が独立的に動作可能である。 Thus, implantable circuit 30 is located on the silicon piece, a three different functions independently operable. 従って、3個の別々の回路を製造することは必要ではない。 Therefore, it is not necessary to produce three separate circuits. この実施例においては、I/Oピンが不使用のデバイス上で無駄になることがないように、プログラム可能論理12を介して全ての入力/出力を経路付けすることが望ましい場合がある。 In this embodiment, so as not to be wasted on I / O pins are unused devices, it may be desirable to routed to all input / output via the programmable logic 12. 一方、揮発性メモリ又はEEPROMが集積回路30を形態特定し且つ専用デバイスのうちのどれがアクティブ即ち活性状態であるかを動的に選択することが可能である。 On the other hand, it is possible to none volatile memory or EEPROM is of and only device to form specific integrated circuit 30 is dynamically selecting the active or or active state.
【0021】 [0021]
専用デバイス34,36,38は別々のデバイスとして示してあるが、デバイス34,36,38は部分的に又は完全にオーバーラップすることが可能であることを理解すべきである。 Only devices 34, 36, 38 are shown as separate devices, but the device 34, 36, 38 it should be understood that it is possible to partially or completely overlap. インターフェース16のデバイス34,36,38へのプログラム可能な接続は特定の専用のデバイス34,36又は38が活性化されることを制御する。 Programmable connection to the device 34, 36, 38 of the interface 16 controls that the device 34, 36 or 38 of a particular private activated.
【0022】 [0022]
図4はフィールドプログラマブルゲートアレイ(FPGA)50の簡単化した概略図である。 Figure 4 is a simplified schematic diagram of a field programmable gate array (FPGA) 50. 図4に示したように、FPGA50は2つの半割り部分52及び54を有しており、各半割り部分は論理アレイ56と入力/出力回路58とを包含している。 As shown in FIG. 4, FPGA 50 has two half portions 52 and 54, each half split portion encompasses the logical array 56 and input / output circuit 58. クロック回路60が論理アレイ56の間にあり且つ2つの半割り部分52及び54へクロック信号を分配する。 Clock circuit 60 distributes the Yes and the clock signal into two half-portions 52 and 54 between the logic array 56. FPGA50は完全に実現可能な回路であり、例えば、半割り部分52は図2A−2Pに示した構成を有しており、且つ他の半割り部分54は半割り部分52の鏡像である。 FPGA50 is fully feasible circuit, for example, half portion 52 has a configuration shown in FIG. 2A-2P, and the other half portion 54 is a mirror image of the half section 52.
【0023】 [0023]
集積回路10(図1)を発生するためには、FPGA50の半割り部分52がプログラム可能論理12を形成し、且つ専用論理14が他方の半割り部分54を置換する。 To generate the integrated circuit 10 (FIG. 1) is half portion 52 of the FPGA50 form a programmable logic 12, and dedicated logic 14 replaces the other half portion 54. 該専用論理を該プログラム可能論理へ接続するために図2Q乃至2Tに例示したプログラム可能インターフェースを付加する。 Logic the dedicated adds a programmable interface illustrated in Figure 2Q to 2T to connect to the programmable logic. 従って、インターフェース16を付加した存立し得るFPGA50の半割り部分は集積回路10を発生するためのプラットフォームを与える。 Thus, half portions of FPGA50 capable of existence by adding an interface 16 provides a platform for generating integrated circuit 10. 集積回路10に対するプラットフォームとして既存のプログラム可能論理装置の構造又はレイアウトの全て又は一部を使用することによって、新たなプログラム可能論理を設計するための必要性が開示される。 By using all or part of the structure or layout of existing programmable logic device as a platform for the integrated circuit 10, the need for designing new programmable logic is disclosed. 更に、同一のプラットフォームが多様な異なる専用デバイスを受付けることが可能である。 Furthermore, it is possible that the same platform accepts a variety of different dedicated devices. 例えば、同一のプラットフォームはPCIバスインターフェース回路を包含する場合があり、その場合には、プログラム可能論理はPCIデバイスにおける他のICに対するユーザがプログラム可能なインターフェースを形成し、又、該プラットフォームはプロセッサを包含する場合があり、その場合には該プログラム可能論理は該プロセッサに対するユーザがプログラム可能なインターフェースを提供する。 For example, the same platform may include PCI bus interface circuit, in which case the programmable logic users to other IC in the PCI device to form a programmable interface, also the platform processor It may include, in which case the program logic is user for the processor to provide a programmable interface. 更に、異なるデバイスにおいて共通のプログラム可能論理を有することは、該プログラム可能論理をユーザの必要性に対して形態特定するプログラミングツールを形成する作業を簡単化させる。 Furthermore, it has a common programmable logic in different devices, thereby simplifying the task of forming a programming tool to form identifying the programmable logic with respect to the user's needs.
【0024】 [0024]
図5はプログラム可能論理12及び専用論理14における複数個のマクロセル70a,70b,70c,70d,70e,70fの間のインターフェースを示している。 Figure 5 is a plurality of macrocells 70a in the programmable logic 12 and dedicated logic 14, 70b, 70c, 70d, 70e, illustrates the interface between 70f. 専用論理14及びプログラム可能論理12又はPROM18の間の信号を転送するための経路付けラインは全てのマクロセルの間に均等に分布されている。 Dedicated logic 14 and programmable routing lines for transferring signals between the logic 12 or PROM18 are evenly distributed among all macrocells. 然しながら、マクロセル70a−70fにおける経路付けラインの接続は実現されるべき論理に従うものである。 However, the connection of routing lines in the macro cell 70a-70f is in accordance with the logic to be implemented. 例えば、集積回路10はプログラム可能論理12から専用論理14へ264ビットを有しており、専用論理14からプログラム可能論理12へ264ビットを有しており且つPROM18から専用論理14へ528ビットを有している。 For example, the integrated circuit 10 is a programmable logical 12 to the dedicated logic 14 has 264 bits, have a dedicated logical 14 to 528 bits 264 bits to the programmable logic 12 from which and PROM18 have a dedicated logic 14 are doing. 上述したように、各マクロセルに対するインターフェースはプログラム可能なアンチヒューズ22からなるアレイを具備する多数の経路付け資源を包含しているので、各マクロセルに対するインターフェースは高いレベルの経路付け可能性を有している。 As described above, the interface for each macrocell because it encompasses many routing resource comprising an array of programmable antifuses 22, interface to each macrocell has a high level routing possibilities there.
【0025】 [0025]
図6はプログラム可能論理12と専用論理14との間のクロックインターフェース80の概略図である。 6 is a schematic diagram of a clock interface 80 between the programmable logic 12 with dedicated logic 14. クロックインターフェース80はプログラム可能論理12全体にわたって経路付けされる多数の経路付け資源82を包含している。 The clock interface 80 encompasses a number of routing resource 82 to be routed throughout the programmable logic 12. クロック信号を受取るパッド84a,84b,84c,84d,84e,84f,84gは経路付け資源82へ結合されている。 Pad 84a for receiving a clock signal, 84b, 84c, 84d, 84e, 84f, 84g are coupled to the routing resource 82. これらのパッドのうちの幾つか、例えばパッド84e−gは他のパッド、例えばパッド84a−dから該回路の反対側に配設することが可能である。 Some of these pads, for example pads 84e-g are can be disposed on the opposite side of the circuit from the other pads, for example pads 84a-d. 従って、パッド84e−gからの導体は専用論理14を介して経路付け資源82に対して経路付けされる。 Thus, the conductor from the pad 84e-g are routed against routing resource 82 via a dedicated logic 14.
【0026】 [0026]
パッド86は専用論理14を駆動するクロック信号DCLKを受取り、従って、専用論理14内部の経路付け資源88へ結合されている。 Pad 86 receives a clock signal DCLK for driving the dedicated logic 14, therefore, is coupled to a dedicated logic 14 inside the routing resource 88. プログラム可能論理12が専用論理14を駆動するクロック信号を受取り、従ってプログラム可能論理12及び専用論理14の両方が同一のタイミングで駆動されることが望ましい。 Programmable logic 12 receives a clock signal for driving the dedicated logic 14, therefore it is desirable that both the programmable logic 12 and dedicated logic 14 are driven at the same timing. 従って、パッド86もバッファ90を介して経路付け資源82のうちの少なくとも1つへ結合されている。 Accordingly, the pad 86 is also coupled to at least one of the routing resource 82 via the buffer 90. 専用論理14がプログラム可能論理12を駆動するクロック信号を受取ることも望ましい。 Dedicated logic 14 may also be desirable to receive a clock signal for driving the programmable logic 12. 従って、パッド84a−gのうちの少なくとも1つ、例えばパッド84dがバッファ94を介して専用論理14内部の経路付け資源92へ結合されている。 Accordingly, at least one of the pads 84a-g, for example pad 84d is coupled to a dedicated logic 14 inside the routing resource 92 via the buffer 94. 本発明の1実施例においては、クロック信号用のライン及びI/Oパッドはその目的のために専用であり且つデータ信号用のライン及びI/Oパッドとは別である。 In one embodiment of the present invention, lines and I / O pads of the clock signal is separate from the lines and I / O pads for and the data signal are dedicated for that purpose. 然しながら、所望により付加的なバッファ及び経路付け資源を使用することが可能である。 However, it is possible to use an additional buffer and routing resource as desired. クロックインターフェース80のより詳細な構成は、例えば、図2oに示してある。 A more detailed configuration of the clock interface 80, for example, is shown in Figure 2o.
【0027】 [0027]
本発明の別の側面によれば、インターフェース16はプログラム可能論理12のプログラミングを行う前に、プログラム可能論理12、専用論理14、インターフェース16のテストを行うことを可能とするテスト回路を有している。 According to another aspect of the present invention, prior to the interface 16 for programming the programmable logic 12, programmable logic 12, dedicated logic 14, a test circuit capable of testing the interface 16 there. 図7はインターフェース16におけるバッファをテストするための回路を例示した概略図である。 Figure 7 is a schematic diagram illustrating a circuit for testing the buffer in the interface 16. 図7においてはバッファ100[0]乃至100[n−1]が示されており、それは、通常モード期間中に、プログラム可能論理12からの信号PLout[0]乃至PLout[n−1]を受取り且つ専用論理12に対して信号DLin[0]乃至DLin[n−1]を発生する。 Has been shown to buffer 100 [0] through 100 [n-1] in FIG. 7, it is in the normal mode period, the programmable receive signals PLout [0] to PLout [n-1] from logic 12 and generating a signal DLin [0] to DLin [n-1] relative to the dedicated logic 12. 各バッファ100 [i]は、iが0乃至n−1として、NANDゲート102[i]及びインバータ104[i]を有している。 Each buffer 100 [i] is, i as 0 to n-1, and a NAND gate 102 [i] and the inverter 104 [i]. 各NANDゲート102[i]の一方の入力端子はプログラム可能論理からの対応する信号PLout[0]を受取る。 One input terminal of each NAND gate 102 [i] receives a corresponding signal PLout [0] from the programmable logic. 各NAND102[0]乃至102 [n−1]の他方の入力端子はマルチプレクサ103[0]乃至103[n−1]の対応する1つからの出力信号を受取る。 Each NAND102 [0] through 102 the other input terminal of the [n-1] receives the corresponding from one of the output signal of the multiplexer 103 [0] through 103 [n-1].
【0028】 [0028]
マルチプレクサ103[0]乃至103[n−1]へのセレクト信号は、バッファ100[0]乃至100[n−1]が通常モードで動作するか又はテストモードで動作するかを制御する。 Select signal to the multiplexer 103 [0] through 103 [n-1] controls whether Buffer 100 [0] through 100 [n-1] is operated at or test mode operates in the normal mode. 通常モードにおいては、セレクト信号はマルチプレクサ103[0]乃至103[n−1]をしてイネーブル信号EN[0]乃至EN[n−1]をNANDゲート102[0]乃至102[n−1]の夫々の第二入力端子へ印加させる。 In the normal mode, the select signal multiplexer 103 [0] through 103 [n-1] a to the enable signal EN [0] to EN [n-1] the NAND gate 102 [0] through 102 [n-1] to be applied to each of the second input terminal. イネーブル信号EN[0]乃至EN[n−1]の各々は通常モード動作期間中にバッファ100[0]乃至100[n−1]の対応する1つをイネーブル (ディスエーブル)させるために高 (低)である。 High a corresponding one of buffers 100 [0] through 100 [n-1] in each normal mode operation period of the enable signal EN [0] to EN [n-1] in order to enable (disabled) ( it is low).
【0029】 [0029]
テストモードにおいては、セレクト信号はマルチプレクサ103[0]乃至103[n−1]をしてレジスタ105[0]乃至105[n−1]から出力される夫々のテスト信号T[0]乃至T[n−1]をNANDゲート102[0]乃至102[n−1]の夫々の第二入力端子へ印加させる。 In test mode, the select signal multiplexer 103 [0] through 103 [n-1] Register 105 [0] to a to 105 test signals respectively output from the [n-1] T [0] to T [ n-1] is applied to the NAND gate 102 [0] through 102 [n-1] each of the second input terminal of the. レジスタ105[0]乃至105[n−1]がチェーン状に接続されており、iが0乃至n−2として、レジスタ105[i]の出力端子はレジスタ105[i+1]の入力端子へ接続している。 Register 105 [0] to the 105 [n-1] is connected in a chain, i as 0 to n-2, the output terminal of register 105 [i] is connected to the input terminal of register 105 [i + 1] ing. クロック信号Clkは、入力テスト信号Tinの値のレジスタ105[0]内へのラッチング及び該値のレジスタのチェーン105[0]乃至105[n−1]を介しての伝播を制御する。 The clock signal Clk controls the propagation through the input test signal Tin of the value of the register 105 [0] of the latching and said value of the register into the chain 105 [0] through 105 [n-1].
【0030】 [0030]
テスト回路101はPMOSトランジスタ106[0]乃至106[n−1]及びNMOSトランジスタ108[0]乃至108[n−1]を有しており、ゲートを関連するバッファ100[0]乃至100[n−1]の出力端子へ結合している。 The test circuit 101 has a PMOS transistor 106 [0] through 106 [n-1] and the NMOS transistor 108 [0] through 108 [n-1], the buffer 100 [0] through 100 associated gate [n It is coupled to the output terminal of -1. 図7に示したように、PMOSトランジスタ106[0]乃至106[n−1]の各々は供給電圧Vccとテストライン201との間であり、且つNMOSトランジスタ108[0]乃至108[n−1]の各々は接地とテストライン205との間である。 As shown in FIG. 7, each of the PMOS transistor 106 [0] through 106 [n-1] is between the supply voltage Vcc and the test line 201 and NMOS transistor 108 [0] through 108 [n-1 each of] is between the ground and the test line 205. 低電流プルダウン装置202が、PMOSトランジスタ206のいずれもがオンでない場合には、ライン201上のテスト信号OUTPを低電圧に維持する。 Low current pull-down device 202, if none of the PMOS transistor 206 is not turned on, maintains the test signal OUTP on the line 201 to a low voltage. 出力バッファ100[0]乃至100[n−1]のうちのいずれかが高出力信号を有している場合には、テストライン201へ結合されているPMOSトランジスタ106[0]乃至106[n−1]のうちの1つ又はそれ以上がテスト信号OUTPを高 (Vcc)へプルする。 If any of the output buffer 100 [0] through 100 [n-1] has a high output signal, PMOS transistor 106 [0] through 106 coupled to the test line 201 [n- 1] one or more of to pull test signal OUTP to high (Vcc). 同様に、NMOSトランジスタ108[0]乃至108[n−1]の全てがオフである場合には、低電流プルアップ装置206はテスト信号OUTNをライン205上において高に維持し、且つバッファ100[0]乃至100[i]のうちのいずれかが低出力信号を有している場合には、1個又はそれ以上のNMOSトランジスタ108[0]乃至108[n−1]がテスト信号OUTNを低へプルする。 Similarly, if all of the NMOS transistors 108 [0] through 108 [n-1] is OFF, low-current pull-up device 206 maintains a test signal OUTN at a high on line 205, and buffers 100 If the 0] through 100 [i] one of has a low output signal, a low one or more of NMOS transistors 108 [0] through 108 [n-1] is the test signal OUTN to pull.
【0031】 [0031]
バッファ100[0]乃至100[n−1]をテストするために、セレクト信号Selがマルチプレクサ103[0]乃至103[n−1]をして信号T[0]乃至T[n−1]をNAND102[0]乃至102[n−1]へ経路付けさせる。 To test the buffer 100 [0] through 100 [n-1], the select signal Sel is a multiplexer 103 [0] through 103 [n-1] signal T [0] and the or T [n-1] NAND102 make routed to [0] through 102 [n-1]. NANDゲート102[0]乃至102[n−1]の他方の入力端子への信号PLout[0]乃至PLout[n−1]はプログラミングされていないプログラム可能論理12から高である。 NAND gate 102 [0] through 102 [n-1] other signal PLout [0] to PLout to the input terminal [n-1] of a high from the programmable logic 12 that have not been programmed. 引用によって本明細書に取込む「アンチヒューズのプログラミング (Programming of Antifuses)」という名称の米国特許第5,302,546号は、FPGAがプログラミングされていない場合に高である出力信号を有するFPGAを記載している。 No. U.S. Patent entitled Tokomu herein "antifuse programming (Programming of Antifuses)" by reference No. 5,302,546 is an FPGA having a high in the form of the output signal when the FPGA is not programmed It is described. 従って、テスト信号T[0]乃至T[n−1]の電圧状態がバッファ100[0]乃至100[n−1]からの出力信号を制御する。 Therefore, the voltage state of the test signal T [0] to T [n-1] for controlling the output signal from the buffer 100 [0] through 100 [n-1]. いずれかのNANDゲート102[i]へ印加されるデータ信号T[i]が高である場合には、対応するインバータ104[i]は高信号を発生し、それはNMOSテストトランジスタ108[i]をターンオンさせ且つPMOSテストトランジスタ106[i]をターンオフさせる。 If any of the NAND gate 102 [i] data signal T which is applied to the [i] is high, the corresponding inverter 104 [i] generates a high signal, it NMOS test transistor 108 [i] and It turns on to and off the PMOS test transistor 106 [i]. NMOSトランジスタ108[i]は、オンである場合には、信号OUTNをプルダウンさせる。 NMOS transistors 108 [i], if it is on, thereby pulling down the signal OUTN. 一方、データ信号T[i]が低である場合には、インバータ104[i]は低信号を発生し、それはNMOSテストトランジスタ108[i]をターンオフさせ且つPMOSテストトランジスタ106[i]をターンオンさせる。 On the other hand, when the data signal T [i] is low, inverter 104 [i] generates a low signal, which turns on the NMOS test transistor 108 [i] and turning off PMOS test transistor 106 [i] . PMOSトランジスタ106[i]は、オンである場合には、信号OUTPをプルアップさせる。 PMOS transistor 106 [i], if it is on, thereby pulling up the signal OUTP.
【0032】 [0032]
インバータ204及び208は、テストバス201及び205上の信号OUTP及びOUTNの状態を表わす出力信号TOUT1及びTOUT2を発生する。 Inverters 204 and 208 generates an output signal TOUT1 and TOUT2 represents the state of the signals OUTP and OUTN of the test bus 201, and 205. テストプロセスが入力テスト信号TInに1組の値を与え且つ出力テスト信号TOUT1及びTOUT2の結果的に得られる状態を観察してバッファ100[0]乃至100[n−1]の動作をテストする。 Testing process to test the operation of the input test signal TIn by observing consequently obtained state of a set of and the output test signal giving the value TOUT1 and TOUT2 buffer 100 [0] through 100 [n-1]. 例えば、テスト信号Tinが低に止まり、従ってテスト信号T[0]乃至T[n−1]の全てが低である場合には、適切に動作するバッファ100[0]乃至100[n−1]が全てのPMOSトランジスタ106[0]乃至106[n−1]をターンオンさせ且つ全てのNMOSトランジスタ108[0]乃至108[n−1]をターンオフさせる。 For example, stop the test signal Tin to low, thus when all of the test signal T [0] to T [n-1] is low, buffer 100 operates properly [0] to 100 [n-1] There turning off all PMOS transistors 106 [0] through 106 [n-1] was turned and all the NMOS transistors 108 [0] through 108 [n-1]. この場合においては、信号OUTP及びOUTNは高であり、且つインバータ204及び208からの信号TOUT1及びTOUT2は両方とも低である。 In this case, the signal OUTP and OUTN are high, a and low both signals TOUT1 and TOUT2 from inverters 204 and 208. 然しながら、バッファ100[0]乃至100[n−1]のうちのいずれかが機能障害を起こしており、従って出力信号DLin[0]乃至DLin[n−1]のうちの1つ又はそれ以上が低である場合には、NMOSトランジスタ108[0]乃至108[n−1]のうちの1つ又はそれ以上が信号OUTNを低へプルし、且つテスト信号TOUT2は高であって、欠陥性のバッファを表わす。 However, and cause any dysfunction of the buffer 100 [0] through 100 [n-1], thus one or more of the output signals DLin [0] to DLin [n-1] is If it is low, NMOS transistor 108 and a low f pull one or more signals OUTN of [0] to 108 [n-1], and the test signal TOUT2 is a high, the defective It represents the buffer.
【0033】 [0033]
信号T[0]乃至T[n−1]の全てが低である間に単一のクロックサイクルに対して信号TInを高へ上昇させると、レジスタ105[0]から105[n−1]へ信号T[0]乃至T[n−1]を介して伝播する高電圧状態をスタートさせる。 When all of the signals T [0] to T [n-1] raises the signal TIn to high for a single clock cycle while the low, the register 105 [0] to 105 [n-1] signal T [0] to via T [n-1] to start the high-voltage state to propagate. 高である信号T[i]は対応するトランジスタ106[i]をターンオフさせ且つ対応するトランジスタ108[i]をターンオンさせる。 Signal T [i] is high to turn on the corresponding transistors 106 [i] and turning off and the corresponding transistor 108 [i]. 従って、高状態がレジスタ105[0]乃至105[n−1]を介して伝播している全時間中トランジスタ108[0]乃至108[n−1]のうちの少なくとも1つがオンであるべきであるので、テスト出力信号TOUT2は高に止まるべきである。 Thus, a high state register 105 [0] through 105 [n-1] should be at least one on of the total time in the transistor 108 which is propagated [0] through 108 [n-1] via the because there is, the test output signal TOUT2 should stop to high. 信号TInを上昇させた後のいずれかのクロックサイクルi期間中にテスト出力信号が低へ降下すると、バッファ100[i]は機能障害を起こしており、信号T[i]が高である場合に出力信号DLin[i]を高状態へ上昇させることはない。 If the test output signal in one clock cycle i period after increasing the signal TIn drops to low, buffer 100 [i] is dysfunctional, when the signal T [i] is high It does not increase the output signal DLin [i] to the high state. この機能障害を起こしているバッファは、信号TOUT2の状態が変化する時から識別することが可能である。 Buffers undergoing this dysfunction can be identified from the time the state of the signal TOUT2 changes.
【0034】 [0034]
信号TInに対する同様のテストパターンは、1つのクロックサイクルに対して、信号T[0]乃至T[n−1]の全てを高状態へ上昇させ且つ信号TInの電圧状態を低へ降下させることが可能である。 Similar test pattern to the signal TIn is for one clock cycle, lowering the voltage state of and the signal TIn raising all to a high state of the signal T [0] to T [n-1] to the low possible it is. そのテストパターンを使用することも可能である。 It is also possible to use the test pattern. このように、個別的な欠陥性バッファを識別することが可能である。 Thus, it is possible to identify an individual defect of buffer. 説明したテストは、プログラム可能論理のプログラム可能要素をプログラミングすることなしに、インターフェースバッファ100[0]乃至100[n−1]を効果的にテストすることを可能とする。 The described test without programming the programmable elements of the programmable logic, makes it possible to test the interface buffer 100 [0] through 100 [n-1] effectively.
【0035】 [0035]
図7に示したものと同様のテスト回路を、専用論理からプログラム可能論理へ信号を運ぶバッファをテストするために使用することも可能である。 Similar test circuit to that shown in FIG. 7, it is also possible to use to test the buffers carrying signals from dedicated logic to the programmable logic. 更に、テストを行うために、2種類のバッファを同一のスキャンチェーン又は別個のスキャンチェーンにおいて接続することが可能である。 Furthermore, in order to perform the test, it is possible to connect the two identical scan chain or a separate scan chain buffer. 図8は、プログラム可能論理12からの信号FPGAinを受取り且つ専用論理14へ信号PCIoutを発生するインターフェースバッファ回路100及び専用論理14からの信号PCIinを受取り且つプログラム可能論理12へ信号FPGAoutを発生するインターフェースバッファ110を示した概略図である。 Figure 8 generates a programmable and programmable signal FPGAout to logic 12 receives signals PCIin from the interface buffer circuit 100 and the dedicated logic 14 for generating and signal PCIout to the dedicated logic 14 receives signals FPGAin from logic 12 interface it is a schematic diagram showing the buffer 110. インターフェースバッファ回路100は入力マルチプレクサ103、NANDゲート102、インバータ104、同様な番号を付けた要素に対して上に説明した態様でトランジスタ106及び108を有している。 Interface Buffer circuit 100 includes an input multiplexer 103, NAND gate 102, an inverter 104, transistors 106 and 108 in the manner described above for attaching elements similar numbers. 図8の信号con0b及びDatainは図7における信号EN[i]及びT[i]に対応している。 Signal con0b and Datain in FIG. 8 correspond to the signal EN [i] and T [i] in FIG.
【0036】 [0036]
インターフェースバッファ回路110は、入力マルチプレクサ112、第一インバータ114、第二インバータ115、PMOSトランジスタ116、NMOSトランジスタ118を有している。 Interface Buffer circuit 110 includes an input multiplexer 112, a first inverter 114, second inverter 115, PMOS transistor 116, NMOS transistor 118. インターフェースバッファ回路110はイネーブル信号con5及びcon9を有しているという点において、インターフェースバッファ回路100とは異なっている。 Interface buffer circuit 110 in that has an enable signal con5 and CON9, is different from the interface buffer circuit 100. イネーブル信号がこのような態様で接続されると、NANDゲート102はインバータ114で置換され、且つマルチプレクサ112は、出力信号FPGAoutを発生するために、専用論理14からの信号PCIinか又はテスト信号Datainのいずれかを選択することが可能である。 When the enable signal is connected in this manner, NAND gate 102 is replaced by an inverter 114, and the multiplexer 112 in order to generate an output signal FPGAout, signal PCIin or test signal Datain from dedicated logic 14 it is possible to select one. PMOSトランジスタ116及びNMOSトランジスタ118は出力信号FPGAoutを受取るべくゲートを結合させており、且つ信号FPGAoutの状態に従って、夫々の信号inp及びinnを夫々プルアップ及びプルダウンさせる。 PMOS transistor 116 and NMOS transistor 118 is coupled to the gate to receive the output signal FPGAout, and according to the state of the signal FPGAout, to respectively pull-up and pull-down signals inp and inn each. 信号inn及びinpは1組のバッファ110に対するテストバス上にある。 Signal inn and inp is on test bus for a set of buffers 110.
【0037】 [0037]
図9はPROM18と専用論理14との間において使用するインターフェースバッファ回路120を示している。 Figure 9 shows the interface buffer circuit 120 used between the dedicated logical 14 and PROM 18. インターフェースバッファ120は、マルチプレクサ123、NANDゲート122、インバータ124、PMOSトランジスタ126、NMOSトランジスタ128を有しており、それらは、実質的に、図8の対応する要素103,102,104,106,108と同一である。 Interface buffer 120 has a multiplexer 123, NAND gate 122, inverter 124, PMOS transistor 126, NMOS transistor 128, which is substantially corresponding elements in FIG. 8 103,102,104,106,108 it is the same as. インターフェースバッファ回路120は、入力及び出力信号PCIROMin及びPCIROMout及びテスト信号ROMn及びROMpにおいてインターフェースバッファ回路100と異なっている。 Interface Buffer circuit 120 is different from the interface buffer circuit 100 at the input and output signals PCIROMin and PCIROMout and test signals ROMn and ROMP. 信号PCIROMinはPROM18からのデータビットを表わしている。 Signal PCIROMin represents the data bits from the PROM 18. 信号PCIROMoutは専用論理14へ通過するデータビットを表わしている。 Signal PCIROMout represents the data bits to be passed to dedicated logic 14. テスト信号ROMn及びROMpは、テスト信号outn及びoutpが1組のインターフェースバッファ100をテストするのと同一の態様で1組のインターフェースバッファ120をテストするための別々のテストバス (不図示)上の信号である。 Test signal ROMn and ROMp the test signal outn and outp a set of separate test bus (not shown) for testing a set of interface buffer 120 in the same manner as for testing the interface buffer 100 on signal it is.
【0038】 [0038]
図10は1組のインターフェースバッファ110におけるテスト用トランジスタ116及び118へ結合されている検知回路210の概略図である。 Figure 10 is a schematic diagram of a sensing circuit 210 that is coupled to the test transistor 116 and 118 in the set of interface buffer 110. 検知回路210は上述したプルダウン202、プルアップ206、インバータ204、インバータ208の結合と同一の機能を行う。 Pull-down 202 detection circuit 210 described above, the pull-up 206, an inverter 204, performs the same function as the binding of the inverter 208. インターフェースバッファ120におけるテスト用トランジスタ126及び128は同様の検知回路へ結合することが可能である。 Test transistors 126 and 128 in the interface buffer 120 is capable of binding to the same detection circuit. 検知回路210への信号inp及びinnは、夫々、トランジスタ116及び118の導電度に従ったレベルを有している。 Signal inp and inn to sensing circuit 210, respectively, and has a level in accordance with the conductivity of the transistors 116 and 118. 検知回路210は、又、テスト期間中に高であるテスト信号を端子PCItstにおいて受取る。 Detection circuit 210 also receives a test signal which is high during the test at the terminal PCItst. テスト信号PCItstはマルチプレクサ212及び214のセレクト端子へ印加され、且つ、インバータ216及び220によって受取られる。 Test signal PCItst is applied to the select terminal of multiplexer 212 and 214, and are received by the inverter 216 and 220. 信号PCItstが高である場合には、インバータ216及び218の結合が信号innを担持するバスをプルアップするための低電流駆動信号を供給し、且つインバータ220は信号inpを担持するバスをプルダウンするための低電流駆動信号を供給する。 If the signal PCItst is high, it supplies a low current drive signal to pull up the bus coupling of inverters 216 and 218 carries a signal inn, and the inverter 220 pulls down the bus carrying the signal inp supplying a low-current driving signal for.
【0039】 [0039]
信号gcnr及びgcndは、その他のテストバス (不図示)からの信号inn及びinpと同様のテスト信号である。 Signal gcnr and gcnd is similar to the test signal and the signal inn and inp from other test bus (not shown). インバータ213は信号gcndを担持するテストバスに対する低電流バイアスデバイスを提供している。 The inverter 213 provides a low current bias device to test bus carrying the signal Gcnd. インバータ215及び217は、信号gcnrを担持するテストバスをバイアスするための低電流バイアスデバイスを提供しており、且つ信号gckchkは、該バイアス用デバイスが信号gcnd及びgcnr用のテストバスをプルアップするか又はプルダウンするかを決定する。 Inverters 215 and 217, it provides a low current bias device for biasing the test bus carrying the signal Gcnr, and the signal gckchk, the device for the bias to pull up the test bus for signals gcnd and Gcnr or to determine whether the pull-down. マルチプレクサ212及び214は、テスト信号gcnr,inn,gcnd,inpのいずれがインバータ224及び222へ印加されて集積回路のI/Oパッドにおいて出力信号padnr及びpadndを発生するかを選択する。 Multiplexers 212 and 214 select a test signal gcnr, inn, gcnd, one of inp is applied to the inverter 224 and 222 to generate an output signal padnr and padnd in I / O pads of the integrated circuit.
【0040】 [0040]
図11はインターフェースセル130の相互接続を示した概略図であり、各インターフェースセルはインターフェースバッファタイプ100,110,120及び関連するテスト構造を有している。 Figure 11 is a schematic diagram showing the interconnection of interface cells 130, each interface cell and an interface buffer type 100, 110, 120 and associated test structure. 図11は2個のインターフェースセル130[i]及び130[i+1]のみを示しているに過ぎないが、実際のデバイスにおいては多数のセルを直列に結合させることが可能である。 Figure 11 is only shows only two interface cell 130 [i] and 130 [i + 1], which is in fact the device can be coupled to a large number of cells in series. 例えば、1実施例においては、一体的に結合されるインターフェースバッファの264個のセルが存在している。 For example, in one embodiment, there are 264 cells in the interface buffer is integrally coupled. 更に、各印セルは同数のインターフェースバッファ100,110,120を有することは必要ではない。 Furthermore, each mark cells is not necessary to have the same number of interface buffers 100, 110, 120. 例えば、1実施例においては、各インターフェースセルは6個のインターフェースバッファ100と、6個のインターフェースバッファ110と、12個のインターフェースバッファ120を有している。 For example, in one embodiment, each interface cell and six interface buffer 100, and six interface buffer 110 has 12 interfaces the buffer 120.
【0041】 [0041]
各インターフェースセル130[i]において、データレジスタ105[i]はテストデータ信号T[i]をセル130内のインターフェースバッファへ供給する。 In each interface cell 130 [i], the data register 105 [i] provides the test data signal T [i] to the interface buffer in the cell 130. データレジスタ105[i]は前のセル (不図示)から、又はセル130[i]がそのシリーズにおける最初のセルである場合には入力/出力端子からテスト信号T[i−1]を受取る。 Data register 105 [i] from the previous cell (not shown), or the cell 130 receives a [i] Test signals from when a first cell input / output terminals in the series T [i-1]. データレジスタ105の出力端子は、インターフェースセル130[i]における各バッファ100,110,120に対して、且つ次のインターフェースセル130[i+1]内における別のデータレジスタ105[i+1]へテスト信号T[i]を供給する。 Output terminal of the data register 105, for each buffer 100, 110, 120 at the interface cell 130 [i], and another data register 105 in the next interface cell 130 [i + 1] in the [i + 1] to the test signal T [ i] supplies a. 従って、インターフェースバッファ100,110,120の全てのテストを行うために、図7を参照して詳細に説明したのと同一の入力テスト信号TInを使用することが可能である。 Therefore, in order to perform all tests Interface Buffer 100, 110, 120, it is possible to use the same input test signal TIn as described in detail with reference to FIG.
【0042】 [0042]
各セル内のレジスタはテスト信号T[i]を供給し且つテストバス信号はテスト用トランジスタからのものであるので、テストのために経路付け構造132をプログラムすることは必要ではない。 Since register and test bus signals to supply the test signal T [i] in each cell is from a test transistor, it is not necessary to program the routing structure 132 for testing. 従って、インターフェースバッファは経路付け資源のプログラム可能性に影響を与えることなしにテストすることが可能である。 Thus, the interface buffer can be tested without affecting programmability of the routing resource.
【0043】 [0043]
図12は本発明の別の側面に基づくJTAG回路を有する集積回路250の概略図である。 Figure 12 is a schematic diagram of an integrated circuit 250 having a JTAG circuit according to another aspect of the present invention. 当該技術分野において公知の如く、JTAGレジスタは、集積回路の端子又はパッドにおける入力/出力をテストするために使用される。 As known in the art, JTAG registers are used to test the input / output at terminals or pads of the integrated circuit. 然しながら、図12に示したように、JTAGブロック252及び254は、集積回路250のI/Oにおいて (図12におけるIC250の周辺上)及び専用論理14とプログラム可能論理12との間のインターフェースにおいて使用することが可能である。 However, as shown in FIG. 12, JTAG block 252 and 254, the I / O of the integrated circuit 250 (on the periphery of IC250 in FIG. 12) and used at the interface between the dedicated logical 14 and programmable logic 12 it is possible to. 図12において、デマルチプレクサ256及びマルチプレクサ258は、JTAGテスト用のテスト信号を、チップ全体の周辺周りか又は専用論理周りのいずれかに指向させる。 12, the demultiplexer 256 and multiplexer 258, a test signal for the JTAG test, is directed to either around or dedicated logic around the periphery of the whole chip.
【0044】 [0044]
図13はIEEE標準に準拠し且つJTAGブロック252又は254にとって適したJTAGレジスタに対するコンフィギュレーション (形態特定)を示している。 Figure 13 shows a configuration (form specific) for the JTAG registers suitable taking into and JTAG block 252 or 254 conforms to the IEEE standard. 各JTAGブロックはノード255と関連しており、それはそのチップに対するI/Oパッドであるか、又はプログラム可能論理12と専用論理14との間のインターフェース16における端子のいずれかとすることが可能である。 Each JTAG block is associated with node 255, which may be either a terminal at the interface 16 between whether the I / O pads for the chip, or a programmable logic 12 with dedicated logic 14 . プログラム可能論理12と専用論理14との間のインターフェースにおいて入力/出力バッファが存在しているので、これらの入力/出力バッファは該回路の周辺におけるパッドと関連している入力/出力バッファと共にテストすることが可能である。 Since the input / output buffer is present at the interface between the programmable logic 12 with dedicated logic 14, these input / output buffer to test with the input / output buffers associated with pads at the periphery of the circuit It is possible. 従って、多数のJTAGブロック252が従来の態様でI/Oパッドにおいて該回路の周辺周りに配置されている。 Therefore, a number of JTAG block 252 is arranged around the periphery of the circuit in the I / O pads in a conventional manner. 第二組のJTAGレジスタ254がインターフェース16に沿ってバッファと関連している。 The second set of JTAG registers 254 are associated with the buffer along the interface 16.
【0045】 [0045]
図12に示したように、テスト信号を受取るデマルチプレクサ256は2個の出力端子を有している。 As shown in FIG. 12, a demultiplexer 256 which receives the test signal has two output terminals. 該出力端子のうちの1つは周辺部周りのJTAGレジスタ252のうちの最初のものへ結合しており、一方2番目の出力端子はインターフェース16におけるJTAGレジスタ254のうちの最初のものへ結合している。 One of the output terminal is coupled to a first of JTAG registers 252 around the peripheral portion, whereas the second output terminal is coupled to a first of JTAG registers 254 at the interface 16 ing. セレクト入力端子がどのJTAGレジスタ252又は254がテスト信号を受取るかを決定する。 Which JTAG registers 252 or 254 select input terminals to determine whether receive a test signal. デマルチプレクサ256は説明の便宜上集積回路10から離れたものとして示してあるが、デマルチプレクサ256は、通常、集積回路250の一部であることを理解すべきである。 Although the demultiplexer 256 is shown as being apart from the convenience integrated circuit 10 of the description, the demultiplexer 256, it should be understood that usually are part of an integrated circuit 250.
【0046】 [0046]
マルチプレクサ258は、インターフェース16に沿った最後のJTAGレジスタ254へ結合している1個の入力端子と、プログラム可能論理12の周辺上にある最後のJTAGレジスタ252へ結合している別の入力端子とを有している。 Multiplexer 258, and another input terminal coupled to the end of the JTAG registers 252 with one input terminal coupled to the end of the JTAG registers 254 along the interface 16, on the periphery of the programmable logic 12 have. マルチプレクサ258の出力端子は専用論理14の周辺に沿っての最初のJTAGレジスタ252へ結合している。 An output terminal of the multiplexer 258 is coupled to the first JTAG registers 252 along the periphery of the dedicated logic 14. マルチプレクサ258のセレクト入力端子はデマルチプレクサ256のセレクト入力端子へ結合している。 Select input terminal of the multiplexer 258 is coupled to a select input terminal of the demultiplexer 256. 最後のJTAGブロック253は出力テスト信号OUT用の出力端子へ結合している。 Last JTAG block 253 is coupled to the output terminal for the output test signal OUT.
【0047】 [0047]
チップ250の周辺上のI/Oをテストするために、JTAG回路はデマルチプレクサ256を介してテスト信号を受取る。 To test the I / O on the periphery of the chip 250, JTAG circuit receives a test signal via the demultiplexer 256. デマルチプレクサ256は周辺に沿ってのJTAGレジスタ252へテスト信号を供給する。 The demultiplexer 256 supplies the test signal to the JTAG registers 252 along the periphery. JTAGブロック252は、マルチプレクサ258がテスト信号を受取るまで、従来通りに1個のJTAGブロック252から次のJTAGブロック252へ該信号を通過させる。 JTAG block 252, the multiplexer 258 to receive the test signal and passes the signal from one JTAG block 252 to the next JTAG block 252 in a conventional manner. マルチプレクサ258はインターフェース16を横断してテスト信号を通過させるべく制御される。 Multiplexer 258 is controlled to pass the test signal across the interface 16. 従って、該テスト信号は、JTAGブロック253がテスト信号を出力するまで、1個のJTAGブロック252から次のものへ継続して通過する。 Accordingly, the test signal, JTAG block 253 to the output of the test signal, passing continuously from one JTAG block 252 to the next one.
【0048】 [0048]
一方、専用論理254周りのJTAGテストの場合には、デマルチプレクサ256はインターフェース16に沿ってJTAGブロック254へテスト信号を供給する。 On the other hand, in the case of a JTAG test around dedicated logic 254, demultiplexers 256 supplies the test signal to the JTAG block 254 along the interface 16. JTAGブロック254は、従来の如く、マルチプレクサ258がテスト信号を受取るまで、1個のJTAGブロック254から次のものへテスト信号を通過させる。 JTAG block 254, as is conventional, the multiplexer 258 to receive the test signal, to pass a test signal from one JTAG block 254 to the next one. この場合には、マルチプレクサ258は専用論理14の周辺部に沿って、最後のJTAGブロック254からJTAGブロック252へテスト信号を通過させる。 In this case, the multiplexer 258 along the perimeter of the dedicated logic 14, passing the test signal from the last JTAG block 254 to JTAG block 252. JTAGレジスタ253がテスト信号を受取り且つ出力するまで、該テスト信号は1個のJTAGブロック254から次のものへ通過する。 JTAG registers 253 until and outputs receive a test signal, the test signal passes from one JTAG block 254 to the next one.
【0049】 [0049]
デマルチプレクサ256及びマルチプレクサ258の代わりに異なる経路付け回路を使用してJTAGテスト信号の別の経路付けを行うことも可能である。 It is also possible to perform different routing of the JTAG test signals using different routing circuit instead of the demultiplexer 256 and multiplexer 258. 例えば、テスト信号は、インターフェース16におけるJTAGブロック254を介して、次いで、プログラム可能論理12の周辺部周り又はチップ250全体の周りに経路付けさせることが可能である。 For example, a test signal via a JTAG block 254 at the interface 16, then it is possible to let routed around the entire periphery or around the chip 250 programmable logic 12.
【0050】 [0050]
図14Aは専用論理14とプログラム可能論理12との間の境界に沿ってのテストスキャンを使用した別の実施例を例示している。 Figure 14A illustrates another embodiment using a test scan along the boundary between the dedicated logical 14 and programmable logic 12. 図14Aの実施例においては、一連のスキャンセル261乃至265が専用論理14とプログラム可能論理12との間の境界にある。 In the embodiment of FIG. 14A, a series of scan 261 to 265 is in the boundary between the dedicated logical 14 and programmable logic 12. スキャンセル261及び262はインターフェース16におけるバッファ100から信号を受取る。 Scan 261 and 262 receive signals from the buffer 100 at the interface 16. 該信号はプログラム可能論理12における論理280を介して通過することが可能であるが、プログラム可能論理12において支配的に使用されるクロック信号PCLKと同期される。 Although the signal is able to pass through the logic 280 in programmable logic 12 is synchronized with the clock signal PCLK which is predominantly used in programmable logic 12. クロックツリー294を介して信号PCLKを受取るフリップフロップ290及び292は該信号の同期を例示している。 Flip-flops 290 and 292 receive the signal PCLK via a clock tree 294 illustrates the synchronization signal. 通常動作モード期間中、スキャンセル261及び262はバッファ100からの信号を専用論理14における論理260へ通過させる。 During normal operation mode period, scan 261 and 262 passes signals from the buffer 100 to the logic 260 in the dedicated logic 14. テストモードにおけるこれらスキャンセルの動作については図15を参照して以下に説明する。 The operation of these scan in a test mode will be described below with reference to FIG. 15.
【0051】 [0051]
プログラム可能論理12からのクロック信号PCLKはバッファ100を介して専用論理14へ通過し、且つクロックツリー272が信号PCLKに対する同期を必要とする信号に対して専用論理14を介してクロック信号PCLKを分布させる。 Clock signal PCLK from the programmable logic 12 passes to the dedicated logic 14 via a buffer 100, and distributes the clock signal PCLK via a dedicated logic 14 for the signal clock tree 272 requires synchronization to the signal PCLK make. このような1つの信号はフリップフロップ271からのものである。 One such signal is from a flip-flop 271. スキャンセル263がその信号を受取り、且つ通常動作期間中、その信号をインターフェース16におけるバッファ110へ通過させる。 Scan 263 receives the signal, and during normal operation, passes the signal to the buffer 110 at the interface 16. そこから、該信号はプログラム可能論理12における論理280へ入る。 From there, the signal enters the logic 280 in programmable logic 12.
【0052】 [0052]
専用論理14はクロックツリー276を介して分布されたクロック信号DCLKを支配的に使用する。 Dedicated logic 14 dominantly using a clock signal DCLK which is distributed via a clock tree 276. 例示したように、専用論理14における論理273はフリップフロップ274が信号DCLKと同期させる信号を発生することが可能である。 As illustrated, logical 273 in dedicated logic 14 is capable of generating a signal for synchronizing flip-flop 274 is the signal DCLK. 通常動作期間中、スキャンセル265はフリップフロップ274からの信号をインターフェース16内のバッファ110へ通過させ、且つバッファ110はその信号をプログラム可能論理12内の論理286へ通過させる。 During normal operation, scan 265 passes the signal from the flip-flop 274 to the buffer 110 in the interface 16, and the buffer 110 to pass the signal to the logic 286 of programmable logic 12.
【0053】 [0053]
クロック信号DCLKは、又、信号PCLKとの同期を必要とする信号に対して、バッファ110を介しプログラム可能論理12へ通過させることが可能である。 Clock signal DCLK is also for signals that require synchronization with the signal PCLK, it is possible to pass to the programmable logic 12 via a buffer 110. 図14Aにおいてフリップフロップ296は、論理284及びバッファ100を介してスキャンセル264へ通過する信号PCLKと同期した信号を発生する。 Flip-flop 296 in FIG. 14A generates a signal synchronized with the signal PCLK passing to scan 264 via the logic 284 and the buffer 100.
【0054】 [0054]
図14Bはスキャンセル261の例示的実施例を示している。 Figure 14B shows an exemplary embodiment of a scan 261. スキャンセル261は入力マルチプレクサ266、フリップフロップ267及び268、出力マルチプレクサ269を有している。 Scan 261 input multiplexer 266, flip-flops 267 and 268 has an output multiplexer 269. テスト期間中、初期的に、入力マルチプレクサ266が論理280に依存する値を有する入力信号PIを選択する。 During the testing period, initially, an input multiplexer 266 selects the input signal PI having a value that depends on the logic 280. フリップフロップ267がスキャンクロック信号SCLKに応答してマルチプレクサ266からの出力信号をレジスタし且つその値をスキャン出力信号SOに対して出力する。 And flip-flop 267 is responsive to the scan clock signal SCLK to register the output signals from the multiplexer 266 and outputs the value for scan output signal SO. フリップフロップ268はクロック信号UCLKに応答して信号SOの値をレジスタし且つその値をマルチプレクサ269へ出力する。 Flip-flop 268 and to register the value of the signal SO in response to the clock signal UCLK outputs the value to the multiplexer 269. マルチプレクサはテスト期間中フリップフロップ268からの信号を選択する。 The multiplexer selects the signal from the test period in the flip-flop 268. テストの場合には、ICに対する入力信号の全てが既知であり従って信号PIに対する適切な値は既知である。 If tests are appropriate values ​​for all known so that the signal PI input signals to the IC is known. 信号PIの値は初期的にフリップフロップ267及び268内に記録される。 The value of the signal PI are initially recorded in the flip-flops 267 and 268.
【0055】 [0055]
スキャンセル261乃至267は互いに接続されており、従って1個のスキャンセルからのスキャン出力信号SOは次のスキャンセルに対するスキャン入力信号SIである。 Scan 261 to 267 are connected to each other, thus scan output signal SO from one scan is scan input signal SI for the next scan. フリップフロップ267におけるスキャン値を読み出すために、スキャンクロック信号がトグルされ、従って一方のスキャンセルにおけるレジスタ267からの値が次のセル内のレジスタ267内に記録される。 To read scan values ​​in flip-flop 267, the scan clock signal is toggled, thus the value from register 267 in one scan is recorded in the register 267 in the next cell. クロック信号UCLKはこの時間期間中トグル動作されることはなく、従ってフリップフロップ268及びマルチプレクサ269からの出力は一定状態に止まる。 Clock signal UCLK is not to be considered as being the time period during toggling and hence the output from the flip-flop 268 and multiplexer 269 remains in constant state. スキャンセルの最後のものからの出力はI/Oパッドへ接続させることが可能であり、従ってスキャンセルからの二進値はスキャンクロックの周波数において1つづつ検査することが可能である。 The output from the last of scan is can be connected to I / O pads, thus the binary values ​​from the scan cells may be one by one test at a frequency of the scan clock.
【0056】 [0056]
通常動作期間中、出力マルチプレクサ269は入力信号PIを受取り且つ出力信号として選択する。 During normal operation, output multiplexer 269 selects as the and the output signal receives input signals PI. 従って、入力信号PIは非常に僅かな遅延でもってスキャンセル261を介して通過する。 Thus, the input signal PI passes through the scan 261 with a very small delay.
【0057】 [0057]
図15Aは集積回路10及びパワー経路付け構造300におけるプログラム可能論理12及び専用論理14の概略図を示している。 Figure 15A shows a schematic diagram of a programmable logic 12 and dedicated logic 14 in the integrated circuit 10 and the power routing structure 300. 図15Aから理解されるように、プログラム可能論理12及び専用論理14用の経路付け構造は必ずしも同一の幅即ちピッチを有するものではない。 As understood from FIG 15A, a programmable routing structure of the logical 12 and dedicated logic 14 it does not necessarily have the same width or pitch. 特に、プログラム可能論理12に対するI/Oバッファ及び回路は専用論理14に対するI/Oバッファ及び回路とは異なる場合がある。 In particular, I / O buffers and circuitry for programmable logic 12 may differ from the I / O buffers and circuitry for dedicated logic 14. インターフェースにおけるパワーバス302がパワー経路付け構造を一体的に結合している。 Power bus 302 in the interface is integrally coupled to the power routing structure.
【0058】 [0058]
図15Bはパワーバス302のより詳細な図を示している。 Figure 15B shows a more detailed view of the power bus 302. 図15Bから理解されるように、プログラム可能論理12の側に多数の導体が存在しており、且つ異なる数の導体が専用デバイス14の側に存在している。 As understood from FIG. 15B, and a large number of conductors are present on the side of the programmable logic 12, and a different number of conductors is present on the side of the dedicated device 14. 1例として、プログラム可能論理12上の導体304,305,306,307は、夫々、接地、3V、第二接地、5Vである。 As an example, conductors 304,305,306,307 on programmable logic 12, respectively, ground, 3V, the second ground, it is 5V. 専用論理14上の導体310,311,312,313,314,315は、夫々、接地、5V、第二接地、3V、第三接地、第二3Vである。 Conductor 310,311,312,313,314,315 on a dedicated logic 14, respectively, ground, 5V, the second ground, 3V, third ground, a second 3V. パワーバス302はプログラム可能論理12の導体を専用論理14の適宜の導体と結合している。 Power bus 302 conductors programmable logic 12 is bonded to appropriate conductors of the dedicated logic 14. 従って、例えば、パワーバスは導体304を導体312及び314の両方へ結合しており、導体305は導体311へ結合しており、導体306は導体313及び315へ結合しており、且つ導体307は導体310へ結合している。 Thus, for example, power bus is linked to the conductor 304 to both the conductors 312 and 314, the conductor 305 is coupled to the conductor 311, the conductor 306 is coupled to conductors 313 and 315, and conductor 307 attached to the conductor 310. 従って、プログラム可能論理12及び専用論理14の両方へパワーを供給するために単一の組の入力/出力端子を使用することが可能である。 Therefore, it is possible to use an input / output terminal of the single set to supply power to both the programmable logic 12 and dedicated logic 14.
【0059】 [0059]
本発明の例示的な実施例においては、専用論理14がPCIインターフェース及び関連する回路ブロックを有しており、且つプログラム可能論理12がFPGAを有している。 In an exemplary embodiment of the present invention, dedicated logic 14 has a PCI interface and associated circuitry blocks, and programmable logic 12 has a FPGA. 該例示的な実施例の1つの特定な例はクイックロジック、インコーポレイテッドから直に入手可能なQL5064である。 One specific example of the illustrative embodiment is quick logic is QL5064 directly available from Inc.. この特許出願の出願時においてクイックロジックから入手可能なQL5064予備的データシート及びQL5064ユーザーズマニアル、改定0.98は、QL5064について記載しておりその全体を引用によって本明細書に取込む。 Possible QL5064 Preliminary data sheet and QL5064 User manual available from the quick logic during application of this patent application, revision 0.98, Tokomu herein by reference and are whole describes QL5064. この実施例においては、プログラム可能論理12はユーザがユーザの回路に対して必要に応じてプログラムすることが可能な柔軟性のあるバックエンドインターフェースを提供する。 In this embodiment, the programmable logic 12 provides a back-end interface that a possible flexibility for the user to the program if necessary to the circuit of the user. 従って、ユーザは、ユーザのデバイスにとって必ずしも最適なものでない例えばパワーPCインターフェース等の固定されたインターフェースを使用することに制限されるものではない。 Therefore, the user is not necessarily to be restricted to using a fixed interface such as not optimal for example, a power PC interface to the user of the device. 然しながら、該専用回路はPCIインターフェースを形成する一般的であるが複雑な機能を実現し、PCIインターフェースを形成せんとする負担をユーザから解放する。 However, the dedicated circuit is a common practice to form a PCI interface to implement complex functions, it releases the burden of forming cents PCI interface from the user.
【0060】 [0060]
図16は本発明の例示的実施例に基づく集積回路410を包含するシステムのブロック図である。 Figure 16 is a block diagram of a system including an integrated circuit 410 according to an exemplary embodiment of the present invention. この例示的実施例においては、専用論理はPCIコア414であり、且つプログラム可能論理はFPGAである。 In this exemplary embodiment, dedicated logic is PCI core 414, and the programmable logic are FPGA. 図16のシステムは、ホストコンピュータのPCIバス35へ取付けられるデバイスである。 The system of FIG. 16 is a device attached to the PCI bus 35 of the host computer. IC410のPCIコア414がPCIバス350へ結合し、且つFPGA412はユーザ回路420へ結合する。 PCI core 414 of IC410 is coupled to PCI bus 350, and FPGA412 binds to the user circuit 420. 例示的な適用例においては、IC410及びユーザ回路420はホストコンピュータのPCIバス350と電気的に接続するためにホストコンピュータにおけるスロット内にプラグインされるプリント回路基板上に装着されている。 In an exemplary application, IC 410 and the user circuit 420 is mounted on a printed circuit board which is plugged into the slot in the host computer to the PCI bus 350 electrically connected to the host computer. PCIコア414はPCIホスト制御器としても作用する。 PCI core 414 also acts as a PCI host controller. ユーザ回路420は、例えば、ビデオ、サウンド、通信又は処理等の所望の機能を実現することが可能であり、且つFPGA412は殆どの8ビット乃至64ビットマイクロプロセッサに対して接着剤のないインターフェースを提供することが可能である。 User circuit 420, for example, provides video, sound, it is possible to realize a desired function, such as communication or processing, the and FPGA412 the interface without glue for most 8-bit or 64-bit microprocessor it is possible to.
【0061】 [0061]
PCIコア414はPCIバス350へ接続するPCIインターフェースバッファ及び論理352を有している。 PCI core 414 has a PCI interface buffer and logic 352 connects to PCI bus 350. より詳細には、バッファ及び論理352はPCI標準が定義する信号の受取り及び送信のためにIC410のI/Oピンへ結合する。 More specifically, the buffer and logic 352 is coupled to I / O pins of IC410 for receipt and transmission of signals PCI standard defines. PCIプロトコルを実現するために、PCIコア414は、更に、ターゲット制御器354及びマスター制御器358を有している。 To realize PCI protocol, PCI core 414 further includes a target controller 354 and the master controller 358. インタラプト制御器404がPCIバス350上のインタラプト信号を制御し、且つ通信ブロック406がバッファを必要とすることのないPCI通信を実現する。 Interrupt controller 404 controls the interrupt signals on the PCI bus 350, and a communication block 406 implements the PCI communication without requiring a buffer. 特に、通信ブロック406は単一のデータから最大で64ビットの長さのものを転送するためのメールボックスレジスタ、及びPCIデバイスの通信用のI 2 O標準を実現するための回路を有している。 In particular, the communication block 406 has a circuit for implementing the I 2 O standard for communication mailbox registers, and the PCI device for transferring the largest in the 64-bit length of a single data there. PROM18からのコンフィギュレーションデータを使用するコンフィギュレーションブロック402はPCIコア414のコンフィギュレーションパラメータを決定する。 Configuration block 402 to use the configuration data from PROM18 determines the configuration parameters of the PCI core 414.
【0062】 [0062]
5個のDMA制御器360は、メインメモリ又はPCIバス350上のデバイスからFIFOバッファ362,363,364へ及びFIFOバッファ366,367,368からメインメモリ又はPCIバス350上のデバイスへのデータを転送する直接メモリアクセス動作を制御する。 Five DMA controller 360 transfers the data from the FIFO buffer 362, 363, 364 to and FIFO buffers 366,367,368 from a device on the main memory or PCI bus 350 to the device main memory or PCI bus 350 on It controls direct memory access operations to. 例示的な実施例においては、各バッファ362乃至364及び366乃至368は少なくとも72ビット幅であり、データに対する64ビットとバイトイネーブルに対する8ビットとを包含している。 In an exemplary embodiment, each buffer 362 through 364 and 366 through 368 are at least 72 bits wide, it encompasses the 8 bits for 64-bit and byte enable for the data. FIFOバッファ362は「ターゲット書込バッファ」又はポストフェッチバッファであり且つ約32クワッドワードの深さである。 FIFO buffer 362 is the depth of and about 32 quadword is or post-fetch buffer "target write buffer". FIFOバッファ363及び364はマスター受信バッファであり且つ持続バースト転送をサポートするために約64クワッドワードの深さである。 FIFO buffers 363 and 364 is the depth of about 64 quadword in order to support it and sustained burst transfer master receive buffer. FIFOバッファ366は「ターゲット読取バッファ」又はプレフェッチバッファであり、且つ約16クワッドワードの深さである。 FIFO buffer 366 is a "target retrieval buffer" or pre-fetch buffer, a and a depth of about 16 quadword. FIFOバッファ367及び368はマスター送信バッファであり且つ持続バースト転送をサポートするために約64クワッドワードの深さである。 FIFO buffers 367 and 368 is the depth of about 64 quadword in order to support it and sustained burst transfer a master transmit buffer.
【0063】 [0063]
FIFOバッファ362,363,364からのデータは一方向バス370及び二方向バス390を介してFPGA412内へ流れる。 Data from the FIFO buffer 362, 363, 364 flows through the one-way bus 370 and bidirectional bus 390 into the FPGA 412. FPGA412からのデータは一方向バス370及び二方向バス390を介してFIFOバッファ366,367,368内へ流れる。 Data from FPGA412 flows into FIFO buffer 366,367,368 through the one-way bus 370 and bidirectional bus 390. レーン操縦回路374がFIFOバッファ362乃至364とバス370との間にある。 Lane steering circuit 374 is between the FIFO buffers 362 to 364 and the bus 370. レーン操縦回路374が受取った64ビットデータを任意のバイトと整合させることを可能とするバレルシフタを有している。 64-bit data lane steering circuit 374 has received has a barrel shifter that allows to match with any byte. 同様に、レーン操縦回路384及びデータ構成ユニット382がバス380とFIFOバッファ366乃至368との間にある。 Similarly, lane steering circuit 384 and a data configuration unit 382 is between the bus 380 and the FIFO buffer 366 to 368. レーン操縦回路384はFPGA412からの64ビットデータを再整合させることが可能であり、且つデータ構成ユニット382はFPGA412からの2つの連続したデータ値からのバイトを使用して64ビットの整合されたデータを構成することが可能である。 Lane steering circuit 384 is possible to re-align the 64-bit data from the FPGA 412, and the data configuration unit 382 two consecutive 64-bit aligned data using bytes from the data values ​​from the FPGA 412 it is possible to configure. 双方向バス390はFIFOバッファ362乃至364からか又はバッファ及び論理352からのいずれかからのデータ転送を選択する制御インターフェース395を有している。 Bidirectional bus 390 has a control interface 395 to select data transfer from any one of or buffer and logic 352 or from the FIFO buffer 362 to 364.
【0064】 [0064]
バッファ及びインターフェース352はPCIバス350を介しての同期通信のためのバスクロック信号PCI Bus clock signal PCI for synchronous communication buffer and interface 352 via the PCI bus 350 CLK (典型的に66MHzの周波数)を受取る。 Receive CLK (frequency of typically 66 MHz). PCIコア414が同期的データ転送のためにクロック信号PCI Clock signal PCI PCI core 414 for synchronous data transfer CLKを使用し且つインターフェース46を介してFPGA412へクロック信号PCI Via and interface 46 uses the CLK clock signal PCI to FPGA412 CLKを通過させる。 Passing CLK.
【0065】 [0065]
FPGA412は別のユーザクロック信号USER FPGA412 another user clock signal USER CLKも有しており、それはユーザ回路420へのデータ転送のためであるが、典型的に、クロック信号PCI CLK also has, it is because the data transfer to the user circuit 420, typically a clock signal PCI CLKと同期されているものではない。 Not be synchronized with CLK. FIFOバッファ362乃至364及び366乃至368はIC410におけるクロックドメインを横断してのデータ転送を可能とする。 FIFO buffers 362 through 364 and 366 through 368 allows data transfer across clock domains in IC 410. 例示的実施例においては、クロック信号USER In the exemplary embodiment, the clock signal USER CLKは最大で100MHzの周波数を有することが可能である。 CLK is possible to have a frequency of 100MHz at maximum. 然しながら、PCIデバイスは、しばしば、PCIバス用のクロック周波数よりも低いクロック信号を使用する。 However, PCI devices often use a lower clock signal than the clock frequency for the PCI bus. クロック信号USER Clock signal USER CLKの周波数がクロック信号PCI Frequency of the CLK clock signal PCI CLKの周波数よりも低い場合には、IC410はPCIコア414とFPGA412との間を走行する複数個の64ビットバスを有しているので、IC410はPCIコア412とFPGA414との間での転送において完全なるPCIデータ帯域幅を使用することが可能である。 Is lower than the frequency of the CLK is, IC 410 is because it has a plurality of 64-bit bus running between the PCI core 414 and FPGA 412, IC 410 in transfer between the PCI core 412 and FPGA414 it is possible to use a perfect PCI data bandwidth. 特に、図10に示したような3個のバスの場合には、クロック信号USER Particularly, in the case of three bus as shown in FIG. 10, the clock signal USER CLKは22MHz程度に低い周波数を有することが可能であり且つ66MHzのPCIバス350の全データ帯域幅を使用することが可能である。 CLK is possible to use the entire data bandwidth of the PCI bus 350 are possible and 66MHz of having a lower frequency of about 22 MHz. 更に、同一のIC410上にPCIコア414及びFPGA412を組込むことは、PCIコア414及びFPGA414が別々のICデバイスであった場合に必要とされるであろうような各データラインに対して1個のI/Oピンを有することのない多数のデータラインとすることを可能とする。 Furthermore, incorporation of PCI core 414 and FPGA412 on the same IC410 is one with respect to the likely will each such data lines would be needed if PCI core 414 and FPGA414 were separate IC devices It makes it possible to a number of data lines that do not have the I / O pins.
【0066】 [0066]
図16のIC410のような集積回路の設計は、一般的に、回路コンポーネントの遅延及びタイミングを決定するためのシミュレーションを必要とする。 Design of integrated circuits, such as the IC410 in Figure 16, generally require a simulation to determine the delay and timing circuit components. 特に、同期回路は、クロック動作されるレジスタ又はラッチ間の回路が1つのクロックサイクル内において所要の論理動作を完了するのに充分に高速であることを必要とする。 In particular, the synchronization circuit requires that circuit between registers or latches is clocked is fast enough to complete the required logic operations within one clock cycle. IC410のような回路は現在入手可能な回路シミュレーションソフトウエアに対してチャンレンジを提示している。 Circuit, such as the IC410 has presented a challenge for the current available circuit simulation software. 何故ならば、FPGA412において実現される配線及び実際の論理はユーザがFPGA412をプログラムするまで未知だからである。 Because the wiring and the actual logic is implemented in FPGA 412 because unknown it until the user to program the FPGA 412. このことは専用論理412のシミュレーションを困難なものとする。 This is it difficult to simulate the dedicated logic 412. 何故ならば、専用論理412はFPGA412から信号を受取り且つそれへ信号を送るからである。 Because, dedicated logic 412 is because Send and signal thereto receives a signal from the FPGA 412.
【0067】 [0067]
1つのシミュレーション方法は、専用論理412のシミュレーションに対するパラメータとしてFPGA412からのドライバ強度を単純に使用する。 One simulation method is simply using the driver strength from FPGA412 as a parameter to the simulation of the dedicated logic 412. 然しながら、このことが行われると、現在のシミュレーションソフトウエアはインターフェース16におけるドライバと専用論理12における第一論理要素との間の導電性相互接続長さを無視する。 However, when this is done, the current simulation software ignores conductive interconnect length between the first logic element in dedicated logic 12 and driver at the interface 16. IC製造技術がより小型の寸法を達成するに従い、専用論理12の実際のシミュレーションに対して相互接続長さの影響が重要なものとなる。 According IC fabrication techniques to achieve a smaller size, the influence of the interconnection length is important for the actual simulation dedicated logic 12. 特に、0.35ミクロン以下の相互接続体の場合には、該相互接続体は顕著な遅延となる。 Particularly, in the case of the following interconnect 0.35 micron, the interconnect becomes noticeable delay.
【0068】 [0068]
本発明の1つの側面によれば、FPGA412に対する簡単なモデルは、PCIコア16をシミュレーションする場合に、例えばシノプシスデザインコンパイラー等の現在のシミュレーションソフトウエアが適切にFPGA412を考慮することを可能とする。 According to one aspect of the present invention, a simple model for FPGA 412, when simulating a PCI core 16, for example, the current simulation software such as Synopsys Design Compiler is it possible to properly consider the FPGA 412. 図17は専用論理12と共に使用するためのプログラム可能論理用のモデル422の1実施例を示している。 Figure 17 shows an embodiment of a model 422 for a programmable logic for use with a dedicated logic 12. プログラム可能論理のモデル422はバッファ110へ結合されているI/O (入力)パッド431及びバッファ100へ結合されているI/Oパッド (出力)100を有している。 Model 422 programmable logic has an I / O pads (output) 100 coupled to the I / O (Input) pads 431 and a buffer 100 coupled to the buffer 110. バッファ100及び110は使用されるべき実際の駆動強度に従って正確にモデル化される。 Buffers 100 and 110 are accurately modeled according to the actual drive strength to be used. シミュレーションにおいては、パッドはピン容量及びそのモデルにおけるスリュー対容量テーブルを有している。 In the simulation, the pad has a slew-volume table in the pin capacitance and the model. このシミュレーションは、プログラミング前においては予測不可能なものであるプログラム可能論理において使用される実際の回路及びバッファとパッドとの間のリード長を無視することが可能である。 The simulation before programming it is possible to ignore the lead length between the actual circuit and the buffer and a pad for use in a programmable logic is unpredictable. 然しながら、従来のソフトウエアはバッファ100及び110と専用論理12との間の相互接続長を正確に考慮する。 However, the conventional software correctly consider the interconnection length between the dedicated logical 12 and buffers 100 and 110.
【0069】 [0069]
単に2個のパッドを使用することはプログラム可能論理に対するモデルを簡単化するが、所望により、付加的なパッドを付加し且つ選択したバッファへ接続することが可能である。 Merely to simplify the model for that programmable logic that uses two pads, it is possible to connect desired, the additional pads added to and selected buffer. 例えば、入力クロック信号に対するパッド、又はPROMバッファに対するパッド等である。 For example, the pads for the input clock signal, or a pad or the like for the PROM buffer.
【0070】 [0070]
本発明を例示的な目的のためにある特定の実施例に関連して説明したが、本発明はそれらに制限されるものではない。 Although described in connection with certain specific embodiments for illustrative purposes the present invention, the present invention is not intended to be limited thereto. 種々の図面における種々の構成の表示は例示的なものである。 Displaying various configurations in the various drawings are exemplary. 本発明の側面はアモルファスシリコンアンチヒューズ及び酸化物−窒化物−酸化物アンチヒューズに制限されるべきものではなく、その他のアンチヒューズ構造へ拡張される。 Aspect of the present invention is amorphous silicon antifuse and oxide - nitride - not to be limited to the oxide antifuse, it is extended to the other of the antifuse structure. 更に、理解すべきことであるが、導電性経路付け資源は任意の適宜の導電性物質又は物質の組合わせによって構成することが可能であり金属から構成されることが必要なものではない。 Furthermore, it should be understood, conductive routing resource is not required to be composed are possible metal be constituted by a combination of any suitable conductive material or substance. 従って、説明した実施例の種々の特徴の種々の修正、適用及び組合わせは特許請求の範囲に定義した発明の範囲から逸脱することなしに実施することが可能である。 Accordingly, various modifications of the various features of the described embodiments, applications and combinations are possible to implement without departing from the scope of the invention as defined in the appended claims.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 プログラム可能論理と、専用デバイスと、それらの間のインターフェースとを有する本発明の1実施例に基づく集積回路の概略図。 [1] and the programmable logic, dedicated device, schematic view of an integrated circuit in accordance with an embodiment of the present invention having an interface therebetween.
【図2】 アンチヒューズを使用したインターフェースの一部及びプログラム可能論理の1実施例の1つの大きな概略図を形成するためにどのようにして図2A,2B1,2B2,2B3,2C,2D,2E,2F1,2F2,2F3,2G,2H,2I,2J1,2J2,2J3,2K,2L,2M,2N1,2N2,2N3,2O,2P,2Q,2R1,2R2,2R3,2S,2Tを合成するかを示した概略図。 [2] Figure in any way in order to form a larger schematic one of one embodiment of a portion of the interface using the anti-fuse and a programmable logic 2A, 2B1,2B2,2B3,2C, 2D, 2E , or synthetic 2F1,2F2,2F3,2G, 2H, 2I, 2J1,2J2,2J3,2K, 2L, 2M, 2N1,2N2,2N3,2O, 2P, 2Q, 2R1,2R2,2R3,2S, the 2T schematic view showing the.
【図2A】 図2に示した概略図の一部を構成する部分的概略図。 [Figure 2A] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2B1】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2B1 is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2B2】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2B2 is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2B3】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2B3 is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2C】 図2に示した概略図の一部を構成する部分的概略図。 [Figure 2C] partial schematic diagram constituting a part of the schematic diagram shown in FIG.
【図2D】 図2に示した概略図の一部を構成する部分的概略図。 FIG. 2D partial schematic diagram constituting a part of the schematic diagram shown in FIG.
【図2E】 図2に示した概略図の一部を構成する部分的概略図。 [FIG 2E] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2F1】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2F1] partial schematic diagram constituting a part of the schematic diagram shown in FIG.
【図2F2】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2F2] partial schematic diagram constituting a part of the schematic diagram shown in FIG.
【図2F3】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2F3] partial schematic diagram constituting a part of the schematic diagram shown in FIG.
【図2G】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2G is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2H】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2H is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2I】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2I is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2J1】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2J1] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2J2】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2J2] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2J3】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2J3] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2K】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2K is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2L】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2L is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2M】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2M is a partial diagrammatic view which constitutes a part of a schematic diagram shown in FIG.
【図2N1】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2N1] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2N2】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2N2] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2N3】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2N3] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2O】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2O] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2P】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2P] partial schematic diagram constituting a part of the schematic diagram shown in FIG.
【図2Q】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2Q] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2R1】 図2に示した概略図の一部を構成する部分的概略図。 FIG 2R1] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2R2】 図2に示した概略図の一部を構成する部分的概略図。 FIG 2R2] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2R3】 図2に示した概略図の一部を構成する部分的概略図。 FIG 2R3] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2S】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2S] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図2T】 図2に示した概略図の一部を構成する部分的概略図。 Figure 2T] partial schematic diagram constituting a part of a schematic diagram shown in FIG.
【図3】 本発明の別の実施例に基づく集積回路の概略図。 Schematic view of an integrated circuit according to another embodiment of the present invention; FIG.
【図4】 図1に示した埋込型回路におけるプログラム可能論理用のプラットフォームとして使用することが可能な一部を有するフィールドプログラマブルゲートアレイ (FPGA)の簡単化した概略図。 [4] A simplified schematic diagram of a field programmable gate array (FPGA) having a portion that can be used as a platform for a programmable logic in the embedded circuit shown in FIG.
【図5】 専用デバイスとプログラム可能論理における複数個のマクロセルとの間のインターフェースを示した概略図。 Schematic diagram illustrating the interface between the plurality of macrocells in FIG. 5 only devices and programmable logic.
【図6】 プログラム可能論理と専用デバイスとの間のクロックインターフェースを示した概略図。 Schematic diagram illustrating the clock interface between 6 and programmable logic dedicated device.
【図7】 2個のインターフェースバッファとテスト回路とを示した概略図。 FIG. 7 is a schematic view showing the two interfaces buffer and the test circuit.
【図8】 プログラム可能論理と専用デバイスとの間のインターフェースバッファ及びテスト回路及び専用デバイスとプログラム可能論理との間のインターフェースバッファ及びテスト回路を示した概略図。 Schematic diagram illustrating the interface buffer and test circuit between the interface buffer and the test circuit and the dedicated devices and a programmable logic between 8 and programmable logic dedicated device.
【図9】 PROMと専用デバイスとの間のインターフェースバッファ及びテスト回路を示した概略図。 Figure 9 is a schematic diagram showing the interface buffer and test circuit between the PROM and the dedicated device.
【図10】 テスト用トランジスタへ結合されており且つテスト回路内の弱検知回路の概略図。 Figure 10 is a schematic view of the weak detection circuit of the test in and test circuit is coupled to the transistor.
【図11】 インターフェースバッファのうちの1個のセルと関連するテスト構成の相互接続を示した概略図。 Figure 11 is a schematic diagram showing the interconnection of the test structure associated with one cell of the interface buffer.
【図12】 本発明の1実施例に基づくJTAG回路の概略図。 Schematic diagram of a JTAG circuit according to one embodiment of the present invention; FIG.
【図13】 本発明において使用することが可能であり且つIEEE標準に基づくJTAGレジスタの従来のコンフィギュレーション (形態特定)を示した概略図。 Figure 13 is a schematic diagram showing a conventional configuration (form specific) of the present invention it is possible to use in and JTAG registers based on the IEEE standard.
【図14A】 専用論理とプログラム可能論理との間の境界におけるテスト用のスキャンセルの使用を示した概略図。 Schematic diagram illustrating the use of scan cells for testing at the boundary between the FIG. 14A dedicated logic and programmable logic.
【図14B】 専用論理とプログラム可能論理との間の境界におけるテスト用のスキャンセルの使用を示した概略図。 Schematic diagram illustrating the use of scan cells for testing at the boundary between the FIG. 14B dedicated logic and programmable logic.
【図15A】 本発明の1実施例に基づく電源経路付け構成を示した概略図。 Figure 15A is a schematic diagram illustrating the power routing arrangement according to one embodiment of the present invention.
【図15B】 本発明の1実施例に基づく電源経路付け構成を示した概略図。 Figure 15B is a schematic diagram illustrating the power routing arrangement according to one embodiment of the present invention.
【図16】 専用デバイスがPCIバスへのインターフェースを実現する本発明の1実施例を示した概略ブロック図。 Figure 16 is a schematic block diagram showing an embodiment of the present invention in which only device to realize the interface to the PCI bus.

Claims (13)

  1. 集積回路において、 In the integrated circuit,
    プログラム可能論理、 Programmable logic,
    専用デバイス、 Only device,
    前記専用デバイスと前記プログラム可能論理との間に配置されており且つプログラム可能なアンチヒューズのアレイを有しているインターフェース、 The dedicated device and said programmable logic and interface has an array of arranged and and programmable antifuse between,
    前記プログラム可能論理内の第一クロック回路、 The first clock circuit of the programmable within logic,
    前記専用デバイス内の第二クロック回路、 Second clock circuit within said dedicated device,
    を有しており、 A has,
    クロック信号を受取る複数個のパッドが設けられており、前記パッドが複数個の経路付け資源によって前記第一クロック回路へ結合されており、前記プログラム可能論理が前記専用デバイスとは独立的な周波数において動作することが可能であるように前記複数個のパッドの内の少なくとも1つが前記第一クロック回路及び前記第二クロック回路へ結合されていることを特徴とする集積回路 And a plurality of pads are provided for receiving a clock signal, wherein the pad is coupled to said first clock circuit by a plurality of routing resources, the programmable logic in independent frequency than the dedicated device integrated circuit, characterized in that said at least one of the plurality of pads being coupled to said first clock circuit and the second clock circuit so as to be able to operate.
  2. 請求項1において、前記インターフェースが複数個のインターフェースバッファを有しており、前記インターフェースバッファが前記プログラム可能なアンチヒューズのアレイへ結合されている集積回路 According to claim 1, wherein the interface has a plurality of interface buffers, integrated circuit wherein the interface buffer is coupled to the array of programmable antifuses.
  3. 請求項1において、更に、 前記専用デバイス用のパラメータを形態特定又は設定するためのデータを格納するために、前記専用デバイスへ結合されている形態特定可能な非揮発性メモリを有している集積回路 In claim 1, further for storing data for morphological identification or setting parameters for the dedicated device, it has a non-volatile memory forms identifiable coupled to said dedicated device integrated circuit.
  4. 請求項1において、前記プログラム可能な論理がフィールドプログラマブルゲートアレイである集積回路 In claim 1, the integrated circuit and the programmable logic is a field programmable gate array.
  5. 請求項1において、更に、第二専用デバイスを有しており、前記インターフェースが前記第二専用デバイスと前記プログラム可能な論理との間に配設されており、前記専用デバイス及び前記第二専用デバイスが独立的に動作可能である集積回路 In claim 1, further comprising a second dedicated device, which is disposed between the programmable logic said interface and said second dedicated device, said dedicated device and said second dedicated device There independently operable and is an integrated circuit.
  6. 請求項1において、 前記専用デバイスが応用特定集積回路(ASIC)を有している集積回路。 In integrated circuit of claim 1, the dedicated device has an application specific integrated circuit (ASIC).
  7. 請求項において、前記集積回路が4個の側部を持っており、前記複数個のパッドが第一数のパッドと第二数のパッドとを有しており、前記第一数のパッド及び前記第二数のパッドが前記集積回路の対向する側部上にある集積回路。 According to claim 1, wherein the integrated circuit has a four side, the plurality of pads has a first number of pads and a second number of pads, said first number of pads and integrated circuit the second number of pads are on opposing sides of said integrated circuit.
  8. 請求項において、前記第一数のパッドが前記プログラム可能論理に最も近い前記集積回路の1つの側部上にあり、且つ前記第二数のパッドが前記専用デバイスに最も近い前記集積回路の側部上にある集積回路。 According to claim 1, wherein the first number of pads are on one side of the nearest said integrated circuit to the programmable logic, and the side closest the integrated circuit and the second number of pads on the dedicated device integrated circuit that is on the department.
  9. 請求項において、前記第二クロックへ結合される前記複数個のパッドのうちの前記少なくとも1つが前記第二側部上に位置されている集積回路。 According to claim 1, wherein at least one of which is positioned on the second side integrated circuit of said plurality of pads coupled to the second clock.
  10. 請求項1において、前記インターフェースが、 更に、 According to claim 1, wherein the interface is further
    前記プログラム可能論理から前記専用デバイスへの複数個の第一導体、 A plurality of first conductors to the dedicated device from the programmable logic,
    前記専用デバイスから前記プログラム可能論理への複数個の第二導体、 A plurality of second conductors from said dedicated device to said programmable logic,
    前記第一導体及び前記第二導体へ結合されているバッファ、 Said first conductor and a buffer coupled to the second conductor,
    各バッファへ結合されているテスト回路であって、 A test circuit coupled to each buffer,
    電圧源へ結合されている第一端子と、第一出力端子へ結合されている第二端子と、前記バッファの出力端子へ結合しているゲート端子とを具備しているPMOSテストトランジスタ、 A first terminal coupled to a voltage source, a second terminal coupled to the first output terminal, PMOS test transistor and a gate terminal coupled to the output terminal of the buffer,
    接地供給源へ結合している第一端子と、第二端子と、前記バッファの出力端子へ結合しているゲート端子とを具備しているNMOSテストトランジスタ、 A first terminal coupled to the ground supply, a second terminal, NMOS test transistor and a gate terminal coupled to the output terminal of the buffer,
    を有しているテスト回路、 Test circuit to have a,
    前記テスト回路へ結合している弱検知回路であって、 A weak detection circuit which is coupled to the test circuit,
    第一PMOSトランジスタと第一NMOSトランジスタとを包含している第一インバータであって、前記第一インバータが入力端子と出力端子とを具備しており、前記入力端子が電圧供給源へ結合しており、且つ前記出力端子が前記PMOSテストトランジスタの前記第二端子へ結合しており、前記PMOSテストトランジスタが前記第一インバータにおける前記第一NMOSトランジスタよりも大型である第一インバータ、 A first inverter that includes a first PMOS transistor and a first NMOS transistor, said first inverter has provided an input terminal and an output terminal, said input terminal coupled to a voltage supply source cage, and the output terminals are coupled to said second terminal of said PMOS test transistor, said first inverter PMOS test transistor is large than the first NMOS transistor in said first inverter,
    第二PMOSトランジスタと第二NMOSトランジスタとを包含している第二インバータであって、前記第二インバータが入力端子と出力端子とを具備しており、前記入力端子が接地供給源へ結合しており、且つ前記出力端子が前記NMOSテストトランジスタの前記第二端子へ結合しており、前記NMOSテストトランジスタが前記第二インバータにおける前記第一PMOSトランジスタよりも大型である第二インバータ、 A second inverter that includes a second PMOS transistor and a second NMOS transistor, the have the second inverter comprises an input terminal and an output terminal, coupled to said input terminal to ground source cage, and the output terminals are coupled to said second terminal of said NMOS test transistor, said second inverter NMOS test transistor is large than the first PMOS transistor in the second inverter,
    を有している弱検知回路、 Weak detection circuit to have a,
    を有している集積回路 And it has integrated circuit that has a.
  11. 請求項10において、複数個のテスト回路が前記弱検知回路へ結合しており、前記第一インバータの前記出力端子が前記PMOSテストトランジスタの各第二端子へ結合しており、且つ前記第二インバータの前記出力端子が前記NMOSテストトランジスタの各第二端子へ結合している集積回路 In claim 10, a plurality of test circuit is coupled to said weak detection circuit, said output terminal of said first inverter are coupled to each second terminal of said PMOS test transistor, and said second inverter integrated circuit the output terminals of are coupled to each second terminal of said NMOS test transistor.
  12. 請求項10において、本装置が、更に、形態特定可能な非揮発性メモリを有しており、前記インターフェースが、更に、 In claim 10, the apparatus further comprises: a form identifiable non-volatile memory, said interface further comprises
    前記形態特定可能な非揮発性メモリから前記専用デバイスへの複数個の第三導体、 A plurality of third conductors from said forms identifiable non-volatile memory to said dedicated device,
    を有しており、前記バッファが前記第一導体、前記第二導体、第三導体へ結合されている集積回路 The has the buffer is the first conductor, the second conductor is coupled to the third conductor integrated circuit.
  13. 請求項1において、本集積回路は前記インターフェースの1つの側部上に第一側部を具備しており且つ前記インターフェースの対向する側部上に第二側部を有しており、 According to claim 1, the integrated circuit has a second side on opposite sides of one and the interface is provided with a first side on the side of the interface,
    前記第一側部の周辺部周りにおける第一組の周辺入力/出力端子、 The first set of peripheral input / output terminals at around the peripheral portion of the first side,
    前記第二側部の周辺部周りにおける第二組の周辺入力/出力端子、 A second set of peripheral input / output terminals at around the peripheral portion of the second side,
    前記プログラム可能論理と前記専用デバイスとの間の1組のインターフェース入力/出力端子、 A set of interface input / output terminal between the dedicated device and said programmable logic,
    前記第一組の周辺入力/出力端子へ結合している第一組のJTAGレジスタ、 The first set of JTAG registers that are coupled to said first set of peripheral input / output terminals,
    前記第二組の周辺入力/出力端子へ結合している第二組のJTAGレジスタ、 The second set of JTAG registers that are coupled to the second set of peripheral input / output terminals,
    前記インターフェース入力/出力端子へ結合している第三組のJTAGレジスタ、 The third set of JTAG registers that are coupled to the interface input / output terminal,
    テスト信号を受取る入力端子と、セレクト端子と、前記第一組のJTAGレジスタへ結合している第一出力端子と、前記第三組のJTAGレジスタへ結合している第二出力端子とを具備しているデマルチプレクサ、 Comprising an input terminal for receiving a test signal, a select terminal, a first output terminal coupled to said first set of JTAG registers, a second output terminal coupled to said third set of JTAG registers and that the demultiplexer,
    セレクト端子と、前記第一組のJTAGレジスタへ結合している第一入力端子と、前記第三組のJTAGレジスタへ結合している第二入力端子と、前記第二組のJTAGレジスタへ結合している出力端子とを具備しているマルチプレクサ、 A select terminal, a first input terminal coupled to said first set of JTAG registers, a second input terminal coupled to said third set of JTAG registers, coupled to said second set of JTAG registers and an output terminal which is a multiplexer,
    を有している集積回路 And it has integrated circuit that has a.
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