KR100214070B1 - Bidirectional boundary scan apparatus. - Google Patents

Bidirectional boundary scan apparatus. Download PDF

Info

Publication number
KR100214070B1
KR100214070B1 KR1019970029643A KR19970029643A KR100214070B1 KR 100214070 B1 KR100214070 B1 KR 100214070B1 KR 1019970029643 A KR1019970029643 A KR 1019970029643A KR 19970029643 A KR19970029643 A KR 19970029643A KR 100214070 B1 KR100214070 B1 KR 100214070B1
Authority
KR
South Korea
Prior art keywords
input
output
multiplexer
signal
receives
Prior art date
Application number
KR1019970029643A
Other languages
Korean (ko)
Other versions
KR19990005446A (en
Inventor
초대열
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970029643A priority Critical patent/KR100214070B1/en
Publication of KR19990005446A publication Critical patent/KR19990005446A/en
Application granted granted Critical
Publication of KR100214070B1 publication Critical patent/KR100214070B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281—Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G01R31/2815—Functional tests, e.g. boundary scans, using the normal I/O contacts
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing

Abstract

본 발명은 구성 회로 소자의 수를 감소시켜 전체 면적을 감소시킬 수 있는 양방향성 바운더리 스캔 장치를 제공하기 위한 양방향성 바운더리 스캔 장치에 관한 것으로서, 코아로직으로부터 출력 데이터를 입력으로 하며, 그 출력은 내장 테스트 출력 데이터로 제공하기 위한 버퍼와, 버퍼의 출력을 일측 입력으로 수신하며 제 3 멀티플렉서의 출력을 타측 입력으로 수신하는 제 1 멀티플렉서와, 제 1 멀티플렉서의 출력을 일측 입력으로 수신하며 이전 단계의 양방향성 바운더리 스캔 장치의 출력 신호를 타측 입력으로 수신하는 제 2 멀티플렉서와, 제 2 멀티플렉서의 출력 신호를 데이터 입력으로 수신하고 그 출력은 다음 단계의 양방향성 바운더리 스캔 장치의 입력으로 사용되는 플립플롭과, 랫치의 출력을 타측 입력으로 수신하며, 양방향성 시스템 핀을 통해 전송되는 데이터를 일측 입력으로 수신하여 그 출력은 코아 로직의 입력 데이터 신호로 사용되는 제 3 멀티플렉서와, 제 2 모드 선택 신호 및 랫치의 출력을 수신하며, 코아 로직으로부터의 출력 데이터를 일측 입력으로 수신하는 제 4 멀티플렉서와, 제 4 멀티플렉서의 출력을 입력 데이터 신호로 사용하며, 상기 출력 제어 회로에 의하여 그 입출력을 제어 받게 되는 출력 구동기를 포함하여 이루어진 양방향성 바운더리 스캔 장치를 제공한다.The present invention relates to a bidirectional boundary scan device for providing a bidirectional boundary scan device that can reduce the total area by reducing the number of components of the circuit, the output data from the core logic as an input, the output is a built-in test output A bidirectional boundary scan of the previous step, receiving a buffer for providing data, a first multiplexer receiving the output of the buffer as one input and receiving the output of the third multiplexer as the other input, and an output of the first multiplexer as one input. A second multiplexer that receives the output signal of the device as the other input, a data input of the output signal of the second multiplexer, the output of which is used as an input of the bidirectional boundary scanning device of the next stage, and the output of the latch Receives from the other input, bidirectional system pin Receives the data transmitted through the one-sided input and its output receives the third multiplexer used as the input data signal of the core logic, the second mode selection signal and the output of the latch, and the output data from the core logic on one side input It provides a second multiplexer boundary scan device comprising a fourth multiplexer for receiving and an output driver using the output of the fourth multiplexer as an input data signal, the input and output is controlled by the output control circuit.

Description

양방향성 바운더리 스캔 장치Bidirectional boundary scan device

본 발명은 집적 회로의 테스트 장치에 관한 것으로, 특히 양방향성 바운더리 스캔 장치(Bidirectional Boundary Scan Logic)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to test apparatus for integrated circuits, and more particularly, to a bidirectional boundary scan logic.

일반적으로 집적 회로 장치는 신뢰성 있는 동작을 보장하기 위하여 여러 단계에서의 테스트를 필요로 한다. 예를 들어, 칩 단계에서의 테스트, 인쇄 회로 기판상에서의 테스트 및 시스템 실장 테스트 등이 그것이다. 상기한 바와 같은 다양한 테스트를 효율적으로 수행하기 위하여, 종래의 집적 회로에는 바운더리 스캔 로직(Boundary Scan Logic)을 칩 내부에 구비하여 그 테스트의 신뢰성과 효율성의 향상을 도모하였다.In general, integrated circuit devices require testing at various stages to ensure reliable operation. For example, testing at the chip level, testing on a printed circuit board, and system mounting test. In order to efficiently perform the various tests as described above, conventional integrated circuits have a boundary scan logic inside the chip to improve the reliability and efficiency of the test.

이하, 도 1내지 도 3을 참조하여 종래의 바운더리 스캔 로직에 관하여 설명한다.Hereinafter, a conventional boundary scan logic will be described with reference to FIGS. 1 to 3.

도 1은 종래의 바운더리 스캔 로직을 구성하는 단위 셀의 회로도이며, 도 2는 종래의 양방향성 바운더리 스캔 로직의 개념적 블록도이며, 도 3은 도 1의 단위 셀을 이용하여 도 2의 양방향성 바운더리 스캔 로직을 구현한 회로도이다.1 is a circuit diagram of a unit cell constituting conventional boundary scan logic, FIG. 2 is a conceptual block diagram of a conventional bidirectional boundary scan logic, and FIG. 3 is a bidirectional boundary scan logic of FIG. 2 using a unit cell of FIG. This is a circuit diagram that implements.

도 2에 도시된 바와 같이, 상기 종래의 양방향성 바운더리 스캔 로직(100)은 입력 셀과 출력 셀을 별도로 구비함으로써 양방향성 테스트 기능을 구현하였으며, 그 외에도 제어 셀을 구비하여 정규 모드와 테스트 모드의 구별을 가능하게 하였다.As shown in FIG. 2, the conventional bidirectional boundary scan logic 100 implements a bidirectional test function by separately providing an input cell and an output cell, and in addition, a control cell is provided to distinguish a normal mode from a test mode. Made it possible.

상기한 바와 같은 종래의 양방향성 바운더리 스캔 로직의 대표적인 회로 구현이 도 3에 도시되어 있다. 도시된 바와 같이, 도 3A에 도시된 상기 종래의 양방향성 바운더리 스캔 로직(100)은 6개의 플립 플롭과 6개의 2×1 멀티플렉서를 포함하며, 도 3B에 도시된 상기 종래의 양방향성 바운더리 스캔 로직(100')은 4개의 플립 플롭과 6개의 2×1 멀티플렉서 및 2개의 앤드 게이트를 포함한다.A representative circuit implementation of the conventional bidirectional boundary scan logic as described above is shown in FIG. 3. As shown, the conventional bidirectional boundary scan logic 100 shown in FIG. 3A includes six flip flops and six 2x1 multiplexers, and the conventional bidirectional boundary scan logic 100 shown in FIG. 3B. ') Contains four flip flops, six 2x1 multiplexers, and two AND gates.

즉, 상기한 바와 같은 종래의 양방향성 바운더리 스캔 로직의 회로 구현은, 도 3에 도시된 바와 같이, 그 구성 회로 소자의 수가 지나치게 많아 반도체 기판상에서 차지하는 면적이 크게 되었고, 따라서 그 비용도 증가하게 되는 문제점이 있다.That is, in the circuit implementation of the conventional bidirectional boundary scan logic as described above, as shown in FIG. 3, the number of constituent circuit elements is excessively large, thus occupying a large area on the semiconductor substrate, and thus the cost thereof is also increased. There is this.

따라서, 본 발명의 목적은 구성 회로 소자의 수를 감소시켜 전체 면적을 감소시킬 수 있는 양방향성 바운더리 스캔 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a bidirectional boundary scan device capable of reducing the total area by reducing the number of constituent circuit elements.

도 1은 종래의 바운더리 스캔 로직을 구성하는 단위 셀의 회로도.1 is a circuit diagram of a unit cell constituting conventional boundary scan logic.

도 2는 양방향성 바운더리 스캔 로직의 개념적 블록도.2 is a conceptual block diagram of bidirectional boundary scan logic.

도 3은 상기 제 1 도의 단위 셀을 이용하여 도 2의 양방향성 바운더리 스캔 로직을 구현한 회로도.3 is a circuit diagram illustrating the bidirectional boundary scan logic of FIG. 2 using the unit cell of FIG.

도 4는 본 발명의 양방향성 바운더리 스캔 장치의 일실시예의 회로도.4 is a circuit diagram of one embodiment of a bidirectional boundary scan device of the present invention.

도 5는 본 발명의 양방향성 바운더리 스캔 장치의 다른 실시예의 회로도.5 is a circuit diagram of another embodiment of a bidirectional boundary scan device of the present invention.

* 도면의 주요 부분의 기호의 설명* Explanation of the symbols of the main parts of the drawings

400 : 양방향성 바운더리 스캔 장치 410 : 플립플롭400: bidirectional boundary scanning device 410: flip-flop

412 : 랫치 414 : 버퍼412: Latch 414: Buffer

416 : 출력구동기416: output driver

402∼408 : 제 1내지 제 4 멀티플렉서402 to 408: first to fourth multiplexers

상기의 목적을 달성하기 위하여 본 발명은, 코아 로직, 출력 제어 회로, 테스트 억세스 포트 제어기 및 양방향성 시스템 핀을 포함하며, 방향성 입력 신호, 시프트 신호, 클록 신호, 제 1 모드 선택 신호 및 제 2 모드 선택 신호를 수신하는 집적 회로 장치의 테스트를 위한 양방향성 바운더리 스캔 장치에 있어서, 상기 코아 로직으로부터의 출력 데이터를 입력으로 하며, 그 출력은 내장 테스트 출력 데이터로 제공하기 위한 버퍼; 상기 방향성 입력 신호를 선택 입력으로 수신하고, 상기 버퍼의 출력을 일측 입력으로 수신하며 제 3 멀티플렉서의 출력을 타측 입력으로 수신하는 제 1 멀티플렉서; 상기 시프트 신호를 선택 입력으로 하며, 상기 제 1 멀티플렉서의 출력을 일측 입력으로 수신하며 이전 단계의 양방향성 바운더리 스캔 장치의 출력 신호를 타측 입력으로 수신하는 제 2 멀티플렉서; 상기 클록 신호에 동기되어 동작하며, 상기 제 2 멀티플렉서의 출력 신호를 데이터 입력으로 수신하고 그 출력은 다음 단계의 양방향성 바운더리 스캔 장치의 입력으로 사용되는 플립 플롭; 상기 플립 플롭의 출력을 데이터 입력으로 사용하며, 상기 테스트 억세스 포트 제어기의 갱신 신호를 타측 입력으로 수신하는 랫치; 상기 제 1 모드 선택 신호를 그 선택 입력으로 수신하고, 상기 랫치의 출력을 타측 입력으로 수신하며, 상기 양방향성 시스템 핀을 통해 전송되는 데이터를 일측 입력으로 수신하여 그 출력은 상기 코아 로직의 입력 데이터 신호로 사용되는 제 3 멀티플렉서; 상기 제 2 모드 선택 신호를 그 선택 입력으로 수신하고, 상기 랫치의 출력을 타측 입력으로 수신하며, 상기 코아 로직으로부터의 출력 데이터를 일측 입력으로 수신하는 제 4 멀티플렉서; 및 상기 제 4 멀티플렉서의 출력을 입력 데이터 신호로 사용하며, 상기 출력 제어 회로에 의하여 그 입출력을 제어 받게 되는 출력 구동기를 포함하여 이루어진 양방향성 바운더리 스캔 장치를 제공한다.In order to achieve the above object, the present invention includes core logic, an output control circuit, a test access port controller and a bidirectional system pin, and includes a directional input signal, a shift signal, a clock signal, a first mode selection signal and a second mode selection. A bidirectional boundary scan device for testing an integrated circuit device for receiving a signal, comprising: a buffer for inputting output data from the core logic, the output having a buffer for providing internal test output data; A first multiplexer which receives the directional input signal as a selection input, receives the output of the buffer as one input and receives the output of a third multiplexer as the other input; A second multiplexer which selects the shift signal as a selection input and receives the output of the first multiplexer as one input and receives the output signal of the bidirectional boundary scanning device of the previous step as the other input; A flip-flop which operates in synchronization with the clock signal and receives an output signal of the second multiplexer as a data input, the output of which is used as an input of a bidirectional boundary scanning device of a next step; A latch which uses the output of the flip flop as a data input and receives an update signal of the test access port controller as the other input; Receives the first mode selection signal as its selection input, receives the output of the latch as the other input, receives as one input the data transmitted through the bidirectional system pin and the output is an input data signal of the core logic. A third multiplexer used as; A fourth multiplexer for receiving the second mode selection signal as its selection input, receiving the output of the latch as the other input, and receiving output data from the core logic as one input; And an output driver using an output of the fourth multiplexer as an input data signal and receiving an input / output controlled by the output control circuit.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 양방향성 바운더리 스캔 장치의 상세 회로도이다. 즉, 본 발명의 양방향성 바운더리 스캔 장치(400)은 1개의 플립 플롭(410)과, 4개의 2×1 멀티플렉서(402 내지 408)과, 1개의 랫치(412)와, 1개의 버퍼(414) 및 1개의 출력 구동기(416)을 포함한다.4 is a detailed circuit diagram of the bidirectional boundary scan device of the present invention. That is, the bidirectional boundary scanning device 400 of the present invention includes one flip flop 410, four 2x1 multiplexers 402 to 408, one latch 412, one buffer 414, One output driver 416 is included.

상기 버퍼(414)는 코아 로직(도시되지 않음)으로부터의 출력 데이터(DO)를 입력으로 하며, 그 출력은 상기 제 1 멀티플렉서(402)의 일측 입력(A) 및 내장 테스트 출력 데이터(Built-In Self Test DATA OUTPUT ; BIST DATA OUTPUT)로 제공된다.The buffer 414 accepts output data DO from core logic (not shown), and its output is one side input A of the first multiplexer 402 and built-in test output data (Built-In). Self Test DATA OUTPUT; BIST DATA OUTPUT.

상기 제 1 멀티플렉서(402)는 방향성 입력 신호(DIRI)를 선택 입력으로 하며, 제 3 멀티플렉서(406)의 출력을 타측 입력(B)으로 받아들이며, 그 출력 신호는 제 2 멀티플렉서(404)의 일측 입력(A)으로 제공된다.The first multiplexer 402 selects the directional input signal DIRI as a selection input, and receives the output of the third multiplexer 406 as the other input B, and the output signal is input to one side of the second multiplexer 404. Provided by (A).

상기 제 2 멀티플렉서(404)는 시프트 신호(SHIFT)를 선택 입력으로 하며, 전 단계의 양방향성 바운더리 스캔 장치(도시되지 않음)의 출력 신호(PREV)를 타측 입력(B)으로 받아들인다. 상기 제 2 멀티플렉서(404)의 출력 신호는 D형 플립 플롭(410)의 데이터 입력으로 사용된다.The second multiplexer 404 selects the shift signal SHIFT and receives the output signal PREV of the bidirectional boundary scanning device (not shown) of the previous step as the other input B. The output signal of the second multiplexer 404 is used as a data input of the D flip-flop 410.

상기 D형 플립 플롭(410)은 클록 신호(CLOCK)에 동기되어 동작하며, 그의 출력은 다음 단계의 양방향성 바운더리 스캔 장치(도시되지 않음)의 입력(NEXT)과 랫치(412)의 데이터 입력으로 사용된다. 상기 랫치(412)는 테스트 억세스 포트(Test Access Port) 제어기의 갱신 신호(UPDATE)를 타측 입력(G)으로 받아들이며, 상기 랫치(412)의 출력(Q)은 상기 제 3 멀티플렉서(406)과 제 4 멀티플렉서(408)의 타측 입력으로 사용된다. 상기 D형 플립 플롭(410)과 상기 랫치(412)는 공통적으로, IEEE1149.1에 개시된 바운더리 스캔 리셋(Boundary Scan Reset) 기능을 위한 테스트 리셋 신호(TRESET)를 리셋단(R)으로 받아들인다.The D flip-flop 410 operates in synchronization with a clock signal CLOCK, and its output is used as a data input of the input NEXT and the latch 412 of a bidirectional boundary scanning device (not shown) of the next stage. do. The latch 412 receives an update signal UPDATE of a test access port controller as the other input G, and an output Q of the latch 412 is controlled by the third multiplexer 406 and the third multiplexer 406. 4 is used as the other input of the multiplexer 408. The D flip-flop 410 and the latch 412 commonly receive a test reset signal TRESET for a boundary scan reset function disclosed in IEEE1149.1 as a reset stage R.

상기 제 3 멀티플렉서(406)은 양방향성 시스템 핀(Bidirectional System Pin)(418)을 통해 전송되는 데이터를 일측 입력(A)으로 받아들이며, 제 1 모드 선택 신호(MODE1)를 그 선택 입력으로 받아들인다. 상기 제 1 모드 선택 신호(MODE1)가 '하이'인 경우에는 상기 양방향성 시스템 핀(Bidirectional System Pin)(418)을 통해 전송되는 데이터를 그 출력으로 사용하며, 상기 제 1 모드 선택 신호(MODE1)가 '로우'인 경우에는 상기 랫치(412)의 출력 신호를 그 출력으로 사용한다. 상기 제 3 멀티플렉서(406)의 출력은 상기 코아 로직(도시되지 않음)의 입력 데이터 신호로 사용된다.The third multiplexer 406 accepts data transmitted through the bidirectional system pin 418 as one input A, and accepts the first mode selection signal MODE1 as its selection input. When the first mode selection signal MODE1 is 'high', data transmitted through the bidirectional system pin 418 is used as an output, and the first mode selection signal MODE1 is In the case of 'low', the output signal of the latch 412 is used as the output. The output of the third multiplexer 406 is used as an input data signal of the core logic (not shown).

상기 제 4 멀티플렉서(408)은 상기 코아 로직(도시되지 않음)으로부터의 출력 데이터(DO)를 일측 입력(A)으로 받아들이며, 제 2 모드 선택 신호(MODE2)를 그 선택 입력으로 받아들인다. 상기 제 2 모드 선택 신호(MODE2)가 '하이'인 경우에는 상기 상기 랫치(412)의 출력 신호를 그 출력으로 사용하며, 이것은 테스트 동작시의 데이터 통로를 구성하게 된다. 또한, 상기 제 2 모드 선택 신호(MODE2)가 '로우'인 경우에는 상기 코아 로직(도시되지 않음)으로부터의 출력 데이터(DO)를 그 출력으로 사용하며, 이것은 정규 동작시의 데이터 통로를 구성하게 된다. 상기 제 3 멀티플렉서(406)의 출력은 상기 출력 구동기(416)의 입력 데이터 신호로 사용된다. 상기 출력 구동기(416)은 출력 제어 회로(도시되지 않음)에 의하여 그 입출력을 제어 받게 된다.The fourth multiplexer 408 accepts the output data DO from the core logic (not shown) as one side input A and the second mode selection signal MODE2 as its selection input. When the second mode selection signal MODE2 is 'high', the output signal of the latch 412 is used as the output, which constitutes a data path during a test operation. In addition, when the second mode selection signal MODE2 is 'low', output data DO from the core logic (not shown) is used as the output, which constitutes a data path in normal operation. do. The output of the third multiplexer 406 is used as an input data signal of the output driver 416. The output driver 416 is controlled to the input and output by an output control circuit (not shown).

도 5를 참조하여 본 발명의 다른 실시예에 관하여 상세히 설명한다.Another embodiment of the present invention will be described in detail with reference to FIG. 5.

도 5는 본 발명의 양방향성 바운더리 스캔 장치의 다른 실시예의 상세 회로도이다. 즉, 본 발명의 양방향성 바운더리 스캔 장치(400')는 집적 회로 장치의 내장 테스트 기능을 상기 양방향성 바운더리 스캔 장치(400')에서 지원할 수 있도록 하기 위하여, 상기 제 3 멀티플렉서(406) 부분을 변경한 것이다.5 is a detailed circuit diagram of another embodiment of the bidirectional boundary scan device of the present invention. That is, the bidirectional boundary scan device 400 'of the present invention changes the portion of the third multiplexer 406 in order to support the built-in test function of the integrated circuit device in the bidirectional boundary scan device 400'. .

도 5에 도시된 바와 같이, 상기 제 3 멀티플렉서(406)의 타측 입력으로 사용되던 상기 랫치(412)의 출력은 제 5 멀티플렉서(420)의 타측 입력으로 사용되며, 상기 제 3 멀티플렉서(406)의 일측 입력(A)으로 사용되던 상기 양방향성 시스템 핀(Bidirectional System Pin)(418)을 통해 전송되는 데이터는 제 6 멀티플렉서(422)의 일측 입력(A)으로 사용된다. 또한, 상기 제 3 멀티플렉서(406)의 선택 입력으로 사용되던 상기 제 1 모드 선택 신호(MODE1)은 상기 제 6 멀티플렉서(422)의 선택 입력으로 사용된다.As shown in FIG. 5, the output of the latch 412, which is used as the other input of the third multiplexer 406, is used as the other input of the fifth multiplexer 420, and the output of the third multiplexer 406 is provided. Data transmitted through the bidirectional system pin 418 that was used as one input A is used as one input A of the sixth multiplexer 422. In addition, the first mode selection signal MODE1 used as the selection input of the third multiplexer 406 is used as the selection input of the sixth multiplexer 422.

상기 제 5 멀티플렉서(420)의 일측 입력(A)으로는 상기 코아 로직(도시되지 않음)으로부터의 내장 테스트 신호(BIST)를 받아들이며, 그 선택 입력으로는 내장 테스트 제어 신호(BIST/CONTROL)를 받아들인다. 상기 내장 테스트 제어 신호(BIST/CONTROL)가 '로우'이면 상기 내장 테스트 신호(BIST)를 출력하며, 상기 내장 테스트 제어 신호(BIST/CONTROL)이 '하이'이면 상기 랫치(312)의 출력 신호를 출력한다.An input A of the fifth multiplexer 420 receives an internal test signal BIST from the core logic (not shown), and receives an internal test control signal BIST / CONTROL as a selection input. It is. If the built-in test control signal BIST / CONTROL is low, the built-in test signal BIST is output. If the built-in test control signal BIST / CONTROL is high, the output signal of the latch 312 is output. Output

또한, 상기 제 6 멀티플렉서(422)는 그 타측 입력으로 상기 제 5 멀티플렉서(420)의 출력을 받아들인다. 상기 제 6 멀티플렉서(422)는 상기 제 1 모드 선택 신호(MODE1)가 '하이'인 경우에는 상기 양방향성 시스템 핀(Bidirectional System Pin)(418)을 통해 전송되는 데이터를 그 출력으로 사용하며, 상기 제 1 모드 선택 신호(MODE1)가 '로우'인 경우에는 상기 제 5 멀티플렉서(420)의 출력 신호를 그 출력으로 사용한다. 상기 제 6 멀티플렉서(406)의 출력은 상기 코아 로직(도시되지 않음)의 입력 데이터 신호로 사용된다.The sixth multiplexer 422 also receives the output of the fifth multiplexer 420 as its other input. The sixth multiplexer 422 uses the data transmitted through the bidirectional system pin 418 as its output when the first mode selection signal MODE1 is 'high'. When the first mode selection signal MODE1 is 'low', the output signal of the fifth multiplexer 420 is used as the output. The output of the sixth multiplexer 406 is used as an input data signal of the core logic (not shown).

상기한 바와 같이, 본 발명의 양방향성 바운더리 스캔 장치(400)은 입력 데이터와 출력 데이터 및 테스트 신호를 스위칭하여 종래의 양방향성 바운더리 스캔 장치보다 적은 수의 소자를 이용하여 동일한 기능을 수행할 수 있게 된다.As described above, the bidirectional boundary scan device 400 of the present invention can switch the input data, the output data and the test signal to perform the same function using fewer elements than the conventional bidirectional boundary scan device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

Claims (2)

코아 로직, 출력 제어 회로, 테스트 억세스 포트 제어기 및 양방향성 시스템 핀을 포함하며, 방향성 입력 신호, 시프트 신호, 클록 신호, 제 1 모드 선택 신호 및 제 2 모드 선택 신호를 수신하는 집적 회로 장치의 테스트를 위한 양방향성 바운더리 스캔 장치에 있어서,For testing of integrated circuit devices including core logic, output control circuitry, test access port controllers, and bidirectional system pins, and receiving directional input signals, shift signals, clock signals, first mode selection signals, and second mode selection signals. In the bidirectional boundary scanning device, 상기 코아 로직으로부터의 출력 데이터를 입력으로 하며, 그 출력은 내장 테스트 출력 데이터로 제공하기 위한 버퍼;A buffer for inputting output data from the core logic, the output being provided as embedded test output data; 상기 방향성 입력 신호를 선택 입력으로 수신하고, 상기 버퍼의 출력을 일측 입력으로 수신하며 제 3 멀티플렉서의 출력을 타측 입력으로 수신하는 제 1 멀티플렉서;A first multiplexer which receives the directional input signal as a selection input, receives the output of the buffer as one input and receives the output of a third multiplexer as the other input; 상기 시프트 신호를 선택 입력으로 하며, 상기 제 1 멀티플렉서의 출력을 일측 입력으로 수신하며 이전 단계의 양방향성 바운더리 스캔 장치의 출력 신호를 타측 입력으로 수신하는 제 2 멀티플렉서;A second multiplexer which selects the shift signal as a selection input and receives the output of the first multiplexer as one input and receives the output signal of the bidirectional boundary scanning device of the previous step as the other input; 상기 클록 신호에 동기되어 동작하며, 상기 제 2 멀티플렉서의 출력 신호를 데이터 입력으로 수신하고 그 출력은 다음 단계의 양방향성 바운더리 스캔 장치의 입력으로 사용되는 플립 플롭;A flip-flop which operates in synchronization with the clock signal and receives an output signal of the second multiplexer as a data input, the output of which is used as an input of a bidirectional boundary scanning device of a next step; 상기 플립 플롭의 출력을 데이터 입력으로 사용하며, 상기 테스트 억세스 포트 제어기의 갱신 신호를 타측 입력으로 수신하는 랫치;A latch which uses the output of the flip flop as a data input and receives an update signal of the test access port controller as the other input; 상기 제 1 모드 선택 신호를 그 선택 입력으로 수신하고, 상기 랫치의 출력을 타측 입력으로 수신하며, 상기 양방향성 시스템 핀을 통해 전송되는 데이터를 일측 입력으로 수신하여 그 출력은 상기 코아 로직의 입력 데이터 신호로 사용되는 제 3 멀티플렉서;Receives the first mode selection signal as its selection input, receives the output of the latch as the other input, receives as one input the data transmitted through the bidirectional system pin and the output is an input data signal of the core logic. A third multiplexer used as; 상기 제 2 모드 선택 신호를 그 선택 입력으로 수신하고, 상기 랫치의 출력을 타측 입력으로 수신하며, 상기 코아 로직으로부터의 출력 데이터를 일측 입력으로 수신하는 제 4 멀티플렉서; 및A fourth multiplexer for receiving the second mode selection signal as its selection input, receiving the output of the latch as the other input, and receiving output data from the core logic as one input; And 상기 제 4 멀티플렉서의 출력을 입력 데이터 신호로 사용하며, 상기 출력 제어 회로에 의하여 그 입출력을 제어 받게 되는 출력 구동기를 포함하여 이루어진 양방향성 바운더리 스캔 장치.And an output driver using the output of the fourth multiplexer as an input data signal and receiving the input / output by the output control circuit. 제 1 항에 있어서,The method of claim 1, 내장 테스트 제어 신호를 선택 입력으로 수신하고, 상기 코아 로직으로부터의 내장 테스트 신호를 일측 입력으로 수신하며, 상기 랫치의 출력을 타측 입력으로 수신하는 제 5 멀티플렉서; 및A fifth multiplexer configured to receive a built-in test control signal as a selection input, receive a built-in test signal from the core logic as one input, and receive an output of the latch as the other input; And 상기 제 1 모드 선택 신호를 선택 입력으로 수신하고, 상기 양방향성 시스템 핀으로부터의 데이터를 일측 입력으로 수신하며, 상기 제 5 멀티플렉서의 출력을 타측 입력으로 수신하는 제 6 멀티플렉서를 더 포함하는 것을 특징으로 하는 양방향성 바운더리 스캔 장치.And a sixth multiplexer which receives the first mode selection signal as a selection input, receives data from the bidirectional system pin as one input, and receives the output of the fifth multiplexer as the other input. Bidirectional boundary scan device.
KR1019970029643A 1997-06-30 1997-06-30 Bidirectional boundary scan apparatus. KR100214070B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970029643A KR100214070B1 (en) 1997-06-30 1997-06-30 Bidirectional boundary scan apparatus.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970029643A KR100214070B1 (en) 1997-06-30 1997-06-30 Bidirectional boundary scan apparatus.

Publications (2)

Publication Number Publication Date
KR19990005446A KR19990005446A (en) 1999-01-25
KR100214070B1 true KR100214070B1 (en) 1999-08-02

Family

ID=19512603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970029643A KR100214070B1 (en) 1997-06-30 1997-06-30 Bidirectional boundary scan apparatus.

Country Status (1)

Country Link
KR (1) KR100214070B1 (en)

Also Published As

Publication number Publication date
KR19990005446A (en) 1999-01-25

Similar Documents

Publication Publication Date Title
US6861866B2 (en) System on chip (SOC) and method of testing and/or debugging the system on chip
US5115191A (en) Testing integrated circuit capable of easily performing parametric test on high pin count semiconductor device
US8850279B2 (en) IC test linking module with augmentation instruction shift register
US20040168105A1 (en) Tap and linking module for scan access of multiple cores with IEEE 1149.1 test access ports
US6711708B1 (en) Boundary-scan test method and device
KR0167591B1 (en) Semiconductor device having a boundary scan test circuit
US20030056183A1 (en) Scan test circuit, and semiconductor integrated circuit including the circuit
EP1787136B1 (en) Test circuit and method for hierarchical core
US6408414B1 (en) Semiconductor device provided with a boundary-scan test circuit
US5894548A (en) Semiconductor device having test circuit
AU681698B2 (en) A method and device for testing of an integrated circuit
US6519728B2 (en) Semiconductor integrated circuit having test circuit
US7406639B2 (en) Scan chain partition for reducing power in shift mode
US7284174B2 (en) Enhanced JTAG interface
KR100413763B1 (en) Semiconductor integrated circuit including circuit for selecting embeded TAP'ed cores
KR100214070B1 (en) Bidirectional boundary scan apparatus.
JP2006058273A (en) Semiconductor integrated circuit
JP3094983B2 (en) System logic test circuit and test method
JPH05121666A (en) Semiconductor integrated logic circuit
JPH05172907A (en) Circuit device for testing integrated circuit
EP0370194A2 (en) Reconfigurable register bit slice
KR100503692B1 (en) Connection testing apparatus between the output of the means for outputting the fixed logic value and the input of the circuit
KR100504688B1 (en) Test circuit for semiconductor chip
KR20040001334A (en) Semiconductor integrated circuit with scan flipflop
KR960005897Y1 (en) Logic element integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130422

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 16

FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee