KR910007412B1

KR910007412B1 - Integrated circuit of megacele method with a test ability

Info

Publication number: KR910007412B1
Application number: KR1019880016973A
Authority: KR
Inventors: 남승장; 희 이
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-12-19
Filing date: 1988-12-19
Publication date: 1991-09-25
Also published as: KR900010991A

Abstract

The integrated circuit of mega cell scale is provided with a testing bus on each mega cells to check the apparatus of each of the mega cells. The circuit includes a bus driver for selectively connecting the testing bus, a bus controller for outputting connection commands under testing mode and outputting another kinds of connection commands under the normal operation mode, and connectors to be connected to the testing buses. The circuit may test any kind one of the mega cells with means of the existing test vectors.

Description

Test Cell Mega Cell Integrated Circuits

제1도는 복수의 메가 셀을 사용하여 구성되는 IC 칩을 개략적으로 도시한 도면.1 schematically shows an IC chip constructed using a plurality of mega cells.

제2도는 본 발명에 따라 제1도의 칩에 셀 경계 테스트 버스를 내장시킨 상태를 도시한 블럭도.2 is a block diagram showing a state in which a cell boundary test bus is embedded in the chip of FIG. 1 according to the present invention.

제3도는 제2도에 도시된 칩 중 테스트 버스 드라이버의 상세한 구성을 나타낸 회로도.3 is a circuit diagram showing a detailed configuration of a test bus driver among the chips shown in FIG.

제4도는 제2도의 칩 중 테스트 버스 콘트롤러의 상세한 구성을 나타낸 회로도.4 is a circuit diagram showing the detailed configuration of the test bus controller of the chip of FIG.

제5도는 칩의 입출력단과 칩에 내장된 내부 버스 또는 테스트 버스를 연결하는 제2도의 코넥터의 상세한 구성을 나타낸 회로도이다.FIG. 5 is a circuit diagram showing the detailed configuration of the connector of FIG. 2 connecting the input / output terminal of the chip and the internal bus or test bus embedded in the chip.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MC₁∼MC_n: 메가 셀 BO₁∼BO_n: 버스 드라이버MC _{1 to} MC _n : Mega cell BO _{1 to} BO _n : Bus driver

Bt : 테스트 버스 Bi: 내부버스Bt: Test Bus Bi: Internal Bus

BC : 버스 콘트롤러 CT: 코넥터BC: Bus Controller CT: Connector

Tm : 동작모드 설정단자Tm: Operation mode setting terminal

본 발명은 시험능력(testability)을 가진 메가 셀 방식의 집적회로에 관한 것으로서, 특히 1칩내에 복수의 각기 다른 기능 블럭을 형성하는 메가 셀(mega cell)들을 채용한 집적 회로에 있어서 메가 셀의 각각의 경계 외부에 이들의 메가 셀의 동작상태를 점검하기 위한 테스트 버스(이를 셀 경계 테스트 버스라고 칭함)시스템을 접속하여 함으로써 칩 내부의 모든 메가 셀을 각각의 메가 셀이 가지는 테스트 벡터로 테스트할 수 있게 구성된 1칩의 집적회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a mega cell integrated circuit having testability. In particular, each of the mega cells in an integrated circuit employing mega cells forming a plurality of different functional blocks in one chip is provided. By connecting a test bus system (called a cell boundary test bus) to check the operation status of these mega cells outside the boundary of the test, all the mega cells in the chip can be tested with the test vectors of each mega cell. It relates to a single chip integrated circuit configured.

특정 용도의 집적회로(ASIC : Application of specific Integrated Circuit)는 크게는 주문형 IC와 반주문형 IC로 구분되며, 다시 주문형 IC는 전 주문형(Full Custom IC)와 CBIC(Cell Based IC)로 나누어지고 반주문형 IC는 게이트 어레이와 PLD(Programmable Logic Device)로 구분된다. 이러한 ASIC 설계분야에서는, 보드 레벨(Board Level)의 동작 기능을 가지는 IC 칩을 설계하기 위하여 미리 검증하여 준비된 메가 셀, 예컨대 마이크로 프로세서, 메모리, I/O 및 커스텀 회로등으로 이루어지는 시스템을 1칩화하는 경우에 있어서 소위 메가 셀 레이 아웃 방식을 이용하여 제1도와 같은 칩을 구성하려고 하는 시도가 행하여지고 있다. 그러나, 이와 같이 설계된 IC 칩은 기능 테스트를 할 수 있어야만 신뢰도를 높일 수 있게 된다. 그래서 보통 본 기술분야에서 말하는 시험능력, 즉 제어능력(칩의 입력단에서 내부조직을 제어할 수 있는 능력)과 관찰능력(칩의 출력단에서 내부조직의 상태 결과를 관찰할 수 있는 능력)을 높이기 위한 방안으로서, 그 칩의 동작기능을 고려하여 칩 내부에 테스트 지점(test node)을 설치하거나 멀티프렉서를 사용하여 테스트 경로를 만들어 그 칩의 시험능력을 부여하고 있다. 그러나, 이러한 방법에 있어서는, 메가 셀 단위로 마련된 테스트 벡터를 사용하여 메가 셀의 모든 기능을 테스트하는데는 한계가 있어 1칩화 된 메가 셀형 IC를 충분하게 점검할 수 없었다.Application of specific integrated circuits (ASICs) are largely divided into on-demand ICs and semi-custom ICs.In addition, on-demand ICs are divided into full custom ICs and CBIC (Cell Based ICs). ICs are divided into gate arrays and programmable logic devices (PLDs). In this field of ASIC design, a single chip system consisting of megacells, such as microprocessors, memory, I / O and custom circuits, which has been pre-verified and prepared for designing IC chips having board-level operation functions, is used. In some cases, attempts have been made to construct a chip as shown in FIG. 1 using a so-called mega cell layout method. However, IC chips designed in this way can only be tested if they can be tested for functionality. Therefore, to improve the test ability, that is, the ability to control the internal tissue at the input terminal of the chip and the observation ability (the ability to observe the state result of the internal tissue at the output terminal of the chip), which is usually referred to in the art. As a solution, considering the operation function of the chip, a test node (test node) is installed inside the chip or a test path is made using a multiplexer to give the chip test capability. However, in such a method, there is a limit in testing all the functions of the megacells by using test vectors provided in megacell units, and one-chip megacell ICs cannot be sufficiently checked.

이에 본 발명은 메가 셀 방식으로 레이 아웃된 1칩 IC의 모든 기능 논리를 완전하게 테스트할 수 있도록 하기 위하여 상기한 각 메가 셀의 경계 외부에 통상의 정상동작에서 사용되는 내부 버스(normal bus)와는 별도로 테스트 버스 시스템을 설치하여 테스트 모드 하에서는 각각의 메가 셀이 내부 버스와의 접속처럼 테스트 버스와 전적으로 접속되게 함으로써 각각의 메가 셀을 미리 메가 셀 단위로 마련된 테스트 벡터로 테스트할 수 있게 한 메가 셀 방식의 IC를 제공하는 데 그 목적을 두고 있다.Therefore, the present invention is different from the internal bus used in normal normal operation outside the boundaries of each mega cell in order to fully test all the functional logic of the one-chip IC laid out in the mega cell manner. In the test mode, by installing a separate test bus system, each mega cell is connected to the test bus as if it were an internal bus, so that each mega cell can be tested with a test vector prepared in units of mega cells. The purpose is to provide IC.

상기한 목적을 달성하기 위하여 본 발명에 의한 메가 셀 방식의 IC는 복수의 메가 셀의 각각의 입출력단에 정상동작 경로인 내부버스 또는 테스트 동작 경로인 테스트 버스를 선택적으로 연결시키는 버스 드라이버와, 칩의 외부에서 공급되는 동작모드 설정 신호에 의해 동작되며 상기한 버스 드라이버의 각각에 테스트모드하에서는 순차적으로 대응하는 메가 셀과 테스트 버스와의 연결을 지령하는 신호를 출력하는 한편 정상동작모드하에서는 각각의 메가 셀과 내부버스와의 연결을 지령하는 신호를 동시에 출력하는 버스 콘트롤러와, 칩의 입출력단과 칩의 내부에 내장된 내부버스 및 테스트 버스의 단자를 수용하며 테스트 모드를 설정하는 상기한 동작모드 설정신호가 인가될 때 상기한 칩의 입출력단을 내부버스에 연결하는 한편, 정상동작 모드 설정신호가 인가될 때에는 상기한 칩의 입출력단을 테스트 버스에 연결하는 코넥터 등을 포함하여 구성됨을 특징으로 한다.In order to achieve the above object, a mega-cell IC according to the present invention includes a bus driver for selectively connecting an internal bus that is a normal operation path or a test bus that is a test operation path to each input / output terminal of a plurality of mega cells, and a chip. It is operated by the operation mode setting signal supplied from the outside and outputs a signal instructing the connection between the corresponding mega cell and the test bus sequentially in the test mode to each of the bus drivers. A bus controller for simultaneously outputting a signal for commanding the connection between the cell and the internal bus, and an operation mode setting signal for accommodating the input / output terminals of the chip and the terminals of the internal bus and the test bus built in the chip and setting the test mode. When the input and output terminals of the chip are connected to the internal bus, the normal operation mode When the setting signal is applied, it characterized in that it comprises a connector for connecting the input and output terminals of the chip to the test bus.

다음은 첨부 도면을 참조하여 본 발명을 상세히 설명한 것이다.The following describes the present invention in detail with reference to the accompanying drawings.

제1도는 복수의 메가 셀(MC₁∼MC_n)을 채용한 IC 칩을 도시한 것으로서, 이들의 메가 셀의 포트(Pm)는 주변 접속회로(PL)에 내부버스(Bi)를 통해 연결되어 있으며, 칩의 포트는 기본적으로 어드레스(Ad), 데이터(Da), 입력(제어)(In) 그리고 출력(반응)(Out)으로 구성된다.FIG. 1 illustrates an IC chip employing a plurality of mega cells MC _{1 to} MC _n , and the ports Pm of these mega cells are connected to the peripheral connection circuit PL through an internal bus Bi. The chip port is basically composed of address (Ad), data (Da), input (control) (In) and output (response) (Out).

제2도는 본 발명에 따라 제1도의 IC 칩에 시험능력을 부여하기 위해 셀 경계 테스트버스 시스템(Cell Boundary Test Bus System)을 내장한 것으로서, 테스트 동작모드시 셀 경계 테스트 버스(Bt)가 동작되도록 되어 있다. 본 실시예에서는, 상기한 테스트 버스(Bt)를 동작시키기 위해서 버스 드라이버(BD), 버스 콘트롤러(BC), 칩의 입출력단과 테스트의 버스의 연결 수단인 코넥터(CT)를 구비하고 있으며, 그리고 동작모드 설정신호를 인가하기 위한 외부단자(Tm)를 가지고 있다. 이 외부 동작모드 설정단자(Tm)에 의해 제2도의 집적회로는 정상동작모드 또는 테스트 동작모드로 작동하게 된다.FIG. 2 is a cell boundary test bus system built in order to provide a test capability to the IC chip of FIG. 1 according to the present invention. The cell boundary test bus Bt is operated in a test operation mode. It is. In this embodiment, a bus driver BD, a bus controller BC, a connector CT, which is a means for connecting the input / output terminal of the chip and the test bus, is provided to operate the test bus Bt. It has an external terminal Tm for applying a mode setting signal. By the external operation mode setting terminal Tm, the integrated circuit of FIG. 2 operates in the normal operation mode or the test operation mode.

제2도의 회로에서, 외부 단자(Tm)에 논리 "0"의 전압 신호가 인가되어 정상동작모드가 설정되면; 버스 콘트롤러(BC)는 리세트 상태로 유지되어 모든 버스 드라이버(BD₁∼BD_n)로 하여금 각각의 대응하는 메가 셀(MC₁∼MC_n)의 입출력단을 정상동작시의 내부버스(Bi)에 연결시키도록 지령한다. 그리고, 코넥터(CT)는 칩의 입출력단(IN) (Out)을 정상동작시의 내부버스(Bi)에 연결시켜 칩이 가지는 고유의 기능(normal operation)을 수행하도록 하게 한다.In the circuit of FIG. 2, when the voltage signal of logic " 0 " is applied to the external terminal Tm, the normal operation mode is set; The bus controller BC is kept in a reset state so that all bus drivers BD _{1 to} BD _n allow the internal bus Bi to operate at the input / output terminals of the corresponding megacells MC _{1 to} MC _n . Command to connect to. In addition, the connector CT connects the input / output terminal IN of the chip to the internal bus Bi in a normal operation so as to perform a normal operation of the chip.

반면에, 외부 단자(Tm)에 논리 "1"의 전압 신호가 인가되면, 제2도의 회로는 테스트 동작모드로 전환되어지는데, 버스 콘트롤러(BC)는 칩의 입출력단에 연결된 코넥터(CT)의 출력 버스(Out^*)로부터 그의 Td 입력으로 테스트 초기 데이터를 인수받아 Tc 입력에 클럭이 인가될 때마다 원하는 한 개의 버스 드라이버(BDx; x=1∼n)를 구동시켜 그의 대응하는 메가 셀(MCx)의 입출력단을 테스트 버스(Bt)에 연결시켜주게 된다. 아울러, 코넥터(CT)는 칩의 입출력단(IN^*)(Out^*)을 테스트 버스(Bt)로 연결시켜 주어 원하는 메가 셀을 칩의 입출력단자를 통해서 인가되는 소정의 테스트 벡터로써 테스트할 수 있도록 테스트 버스경로를 열어주게 된다. 도면에서, 참고로 In 및 Out는 정상동작시의 입출력단을 나타내며, In^*및 Out^*는 테스트 모드시의 입출력단을 나타내는 것을 유의할 필요가 있다.On the other hand, when a voltage signal of logic " 1 " is applied to the external terminal Tm, the circuit of FIG. 2 switches to the test operation mode, and the bus controller BC is connected to the connector CT connected to the input / output terminal of the chip. Each time a test initial data is received from the output bus Out ^* to its Td input and a clock is applied to the Tc input, one desired bus driver BDx (x = 1 to n) is driven to its corresponding megacell (MCx). ) Is connected to the test bus (Bt). In addition, the connector CT connects the input and output terminals IN ^* and Out ^* of the chip to the test bus Bt so that a desired mega cell can be tested with a predetermined test vector applied through the input and output terminals of the chip. This will open the test bus path. In the drawings, it should be noted that In and Out represent input and output terminals in a normal operation, and In ^* and Out ^* represent input and output terminals in a test mode.

그런데, 여기서 버스를 연결함에 있어서 고려할 사향으로써, 어드레스 버스(Ad)와 데이터 버스(Da)는 정상동작시에나 테스트 동작시에 다같이 공용될 수 있도록 구성한다. 이것은 칩의 설계상 일반적으로 각각의 메가 셀들이 어드레스 버스와 데이터 버스를 공유한 상태에서 칩의 외부단자와 연결되기 때문이다.However, as a matter of consideration in connecting the buses here, the address bus Ad and the data bus Da are configured to be shared together during normal operation and test operation. This is because in the design of the chip, each of the mega cells is connected to the external terminal of the chip while sharing the address bus and the data bus.

메가 셀(MCx)의 입출력단과 테스트 버스(Bt)를 연결시켜주는 버스 드라이버(BD)는 제3도와 같은 내부회로 결선도를 가짐으로써, 정상동작모드시(Cx=논리 "1")에는 3상태 버퍼(GB₁)를 구동하여 메가 셀의 입출력단(MIn)(MOut)을 정상동작시의 내부버스(Bi)의 입출력(BIn)(BOut)에 각각 연결하여 주며, 테스트동작모드시(Cx=논리 "0")에서는 3상태 버퍼(GB₂)를 구동하여 메가 셀의 입출력단(MIn)(MOut)을 테스트 버스(Bt)의 입출력(BIn^*)(BOut^*)에 연결하여 주게 된다.The bus driver BD, which connects the input / output terminal of the mega cell MCx and the test bus Bt, has an internal circuit connection diagram as shown in FIG. 3, so that in the normal operation mode (Cx = logical “1”), the three-state buffer (GB ₁ ) to connect the input / output terminal (MIn) (MOut) of the mega cell to the input / output (BIn) (BOut) of the internal bus (Bi) during normal operation, respectively, in the test operation mode (Cx = logic). "0"), the drive of the three-state buffer (GB ₂₎ is dropped by connecting the input and output terminals (MIn) (MOut) mega cell input and output (BIn ^{^*)} (BOut ^*) of the test bus (Bt).

버스 드라이버(BD)를 제어하는 버스 콘트롤러(BC)는 제4도와 같은 쉬프트 레지스터로 구성되며, 본 실시예에서는 테스트를 원하는 메가 셀의 수(n개) 만큼의 D플립플롭(FF₁∼FF_n)을 직렬로 연결하여 이루어진다. 이들의 플립플롭은 제2도의 코넥터(CT)의 출력에서 전달되어 그의 입력단(Td)(Tc)에 인가되는 데이터값과 클럭신호에 의해 초기 테스트 조건을 갖게 되며 제어 출력신호(C₁∼C_n)는 플립플롭(FF₁∼FF_n)의 각각의

출력에서 인출되도록 되어 있다. 외부의 동작모드 설정단자(Tm)에 논리 "1"의 신호가 인가되어 테스트 모드가 실행되는 경우, 상기한 C₁∼C_n의 출력신호는 복수개의 메가 셀 중 단 하나의 메가 셀의 입출력단을 테스트 버스에 연결하기 위해 그에 상응하는 단하나의 버스 드라이버를 구동하도록 되어 있다.Bus controller (BC) which controls the bus driver (BD) is the fourth help consists of a shift register, in this embodiment, the number of mega cells desired to test (n pieces) of the D flip-flop as long as (FF ₁ ~FF _n ) In series. These flip-flops are delivered from the output of the connector CT of FIG. 2 and have initial test conditions by the data value and the clock signal applied to the input terminal Td (Tc) thereof, and the control output signals C _{1 to} C _n. ) Represents each of the flip-flops (FF _{1 to} FF _n )

It is intended to be fetched from the output. When the test mode is executed by applying a signal of logic "1" to the external operation mode setting terminal Tm, the output signals of C ₁ to C _n are input / output terminals of only one mega cell of the plurality of mega cells. It is designed to drive only one corresponding bus driver to connect to the test bus.

그리고, 상기한 동작모드 설정단자(Tm)에 논리 "0"의 신호가 인가되어 정상동작모드가 실행되는 경우에는, 모든 플립플롭(FF₁∼FF_n)의 출력(C₁∼C_n)의 값이 논리 "1"이 되며, 이에 따라 버스 드라이버(BD₁∼BD_n)는 모든 메가 셀(MC₁∼MC_n)의 입출력단을 정상동작시의 내부버스(Bi)에 연결시키게 된다.And, the output (C ₁ ~C _n) of the is applied to a signal of logic "0" in the operation mode setting terminal (Tm) when the normal operation mode is executed, all the flip-flops (FF ₁ ~FF _n) The value becomes a logic " 1 ", whereby the bus drivers BD _{1 to} BD _n connect the input / output terminals of all the mega cells MC _{1 to} MC _n to the internal bus Bi in normal operation.

또한, 테스트 버스(Bt)를 내부버스(Bi)와 함께 칩의 입출력단에 연결시키기 위한 코넥터(CNT)는 본 실시예에서는 제5도와 같은 구조를 지니고 있다. 즉, 칩의 어드레스단자(Ad) 및 데이터 단자(Da)는 각각 양방향 버퍼(BF₄)(BF₃)를 경유하여 내부버스(Bi)와 테스트 버스(Bt)에 공용되는 어드레스 버스(BAd) 및 데이터 버스(BDa)에 연결되어 있다. 그리고, 칩의 In/Out^*단자는 단 방향 버퍼(BF₂)를 경유하여 내부버스(Bi)의 입력(Bin)에 연결되어 있는 동시에 역 방향으로 설치된 3상태 버퍼(GB₃)를 경유하여 테스트 버스(Bt)의 출력(BOut^*)에 연결되어 있다. 아울러 칩의 Out/In^*단자는 역 방향으로 설치된 3상태 버퍼(GB₄)를 경유하여 내부버스(Bi)의 출력(BOut)에 연결되어 있는 동시에 단 방향으로 버퍼(BF₁)를 경유하여 테스트 버스(Bt)의 입력(BIn^*)에도 연결되어 있다. 그리고 동작모드 설정단자(Tm)은 상기한 3상태 버퍼(GB₃)의 게이트에는 직접 인가되는 한편, 3상태 버퍼(GB₄)의 게이트에는 반전되어 인가되도록 되어 있다. 이와 같은 구성하에서, Tm의 단자에 논리 "0"의 신호가 인가될 때, 칩의 (In/Out^*단자는 정상동작모드시의 In(입력) 단자로서 Out/In^*)단자는 정상동작모드시의 Out(출력) 단자로서 선택되어 각각 내부버스(Bi)의 BIn 및 BOut에 접속된다. 한편 Tm의 단자에 논리 "1"의 신호가 인가될 때 칩의(In/Out^*) 단자는 테스트 동작시의 Out^*(출력)단자로서, Out/In^*단자는 테스트 동작시의 In^*(입력)단자로서 선택되어 각각 테스트 버스(Bt)의 BOut^*및 BIn^*에 접속된다.In addition, the connector CNT for connecting the test bus Bt to the input / output terminal of the chip together with the internal bus Bi has a structure as shown in FIG. That is, the address terminal Ad and the data terminal Da of the chip are shared with the internal bus Bi and the test bus Bt via the bidirectional buffers BF ₄ and BF ₃ , respectively. It is connected to the data bus BDa. The In / Out ^* terminal of the chip is connected to the input (Bin) of the internal bus (Bi) via the one-way buffer (BF ₂ ) and tested through the three-state buffer (GB ₃ ) installed in the reverse direction. It is connected to the output BOut ^* of the bus Bt. In addition, the Out / In ^* terminal of the chip is connected to the output (BOut) of the internal bus (Bi) via the tri-state buffer (GB ₄ ) installed in the reverse direction, and tested in the unidirectional direction via the buffer (BF ₁ ). It is also connected to the input Bin ^* of the bus Bt. The operation mode setting terminal Tm is directly applied to the gate of the tri-state buffer GB ₃ , and inverted to the gate of the tri-state buffer GB ₄ . Under such a configuration, when a logic "0" signal is applied to the terminal of Tm, the (In / Out ^* terminal is the In (in) terminal in the normal operation mode and the Out / In ^* ) terminal of the chip is in the normal operation mode. It is selected as the Out terminal of the bus and connected to BIn and BOut of the internal bus Bi, respectively. On the other hand, when a logic "1" signal is applied to the terminal of Tm, the (In / Out ^* ) terminal of the chip is the Out ^* (output) terminal during the test operation, and the Out / In ^* terminal is the In ^* (during the test operation. Are connected to BOut ^* and BIn ^* of the test bus Bt, respectively.

이상에서 설명한 바와 같이, 본 발명에 의하면, 테스트 버스구조에 의해 칩 내부의 메가 셀에 대한 테스트 입출력을 칩의 입출력단을 통해 주고 받을 수 있으므로 기존의 메가 셀들이 가지는 테스트 벡터로 원하는 메가 셀을 쉽게 테스트할 수 있게 된다.As described above, according to the present invention, the test bus structure enables the test I / O of the mega cell inside the chip to be transmitted and received through the I / O terminal of the chip. You can test it.

Claims

Bus driver that selectively connects an internal bus or a test bus, which is a normal operation path, to input / output terminals of a plurality of mega cells in an integrated circuit in which blocks performing various functions are laid out in units of mega cells. (BD _{1 to} BD _n ) and the operation mode setting signal supplied from the outside of the chip, and each of the above-mentioned bus drivers sequentially corresponds to the mega cells MC _{1 to} MC _n and the test bus ( Bt) outputs a signal to command the connection, and in normal operation mode, the bus controller (BC) which simultaneously outputs the signal to command the connection between each megacell and the internal bus, and the chip's input terminal and inside the chip Input / output of the chip when the operation mode setting signal for accommodating the terminals of the internal bus and the test bus Bt is set to set the test mode The microcell system having a test capability, comprising a connector (CT) for connecting the input / output terminal of the chip to the test bus when the stage is connected to the internal bus and the normal operation mode setting signal is applied. Of integrated circuits.