KR20060082311A - Method of forming a self align contact plug in semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 자기정렬콘택 플러그 형성방법에 관한 것이다. 본 발명의 사상은 반도체 기판 내부에 접합영역이 구비되고, 상기 접합영역과 오버랩된 지점을 갖는 위치의 반도체 기판 상에 게이트 전극 패턴이 구비된 결과물의 경계를 따라 이중막의 SAC용 절연막을 형성하는 단계, 상기 SAC용 절연막이 포함된 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하고 상기 접합영역이 노출되도록 하여 자기정렬 콘택홀을 형성하는 단계 및 상기 콘택홀 내부에만 도전막이 매립되도록 하여 자기정렬콘택 플러그를 형성하는 단계를 포함한다.
The present invention relates to a method of forming a self-aligned contact plug of a semiconductor device. The idea of the present invention is to form a double-layered SAC insulating film along a boundary of the resultant having a junction region is provided inside the semiconductor substrate, the gate electrode pattern is provided on the semiconductor substrate at a point overlapping the junction region And forming an interlayer insulating film on the entire surface of the resultant including the SAC insulating film, patterning the interlayer insulating film and exposing the junction region to form a self-aligning contact hole, and allowing the conductive film to be embedded only inside the contact hole. Forming an alignment contact plug.

자기정렬콘택플러그Self Aligning Contact Plug

Description

반도체 소자의 자기정렬콘택 플러그 형성방법{Method of forming a self align contact plug in semiconductor device} Method for forming a self align contact plug in semiconductor device             

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 자기정렬콘택 플러그 형성방법을 설명하기 위한 단면도들이다.
1 to 3 are cross-sectional views illustrating a method of forming a self-aligning contact plug of a semiconductor device according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 반도체 기판 G.P: 게이트 전극 패턴10: semiconductor substrate G.P: gate electrode pattern

24, 26: SAC용 질화막 30: 자기정렬콘택플러그
24 and 26: nitride film for SAC 30: self-aligned contact plug

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 자기정렬콘택 플러그 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a self-aligned contact plug of a semiconductor device.

반도체 소자의 자기정렬 콘택 플러그(Self-align contact plug: 이하는 "SAC"라 함) 형성 공정시 상기 SAC용 절연막을 게이트 전극 패턴 상부에 형성하는 데, 상기 SAC용 절연막은 상기 콘택홀 형성을 위한 식각 공정시 식각 정지막으로 작용하여 상기 게이트 전극 패턴의 손상을 방지하게 한다. In the process of forming a self-aligned contact plug (hereinafter referred to as "SAC") of a semiconductor device, the insulating film for SAC is formed on the gate electrode pattern, and the insulating film for SAC is used for forming the contact hole. It serves as an etch stop layer during the etching process to prevent damage to the gate electrode pattern.

그러나 상기 SAC용 절연막이 형성된 후 층간 절연막의 패터닝으로 자기정렬콘택홀을 형성하게 되면, 상기 콘택홀 형성공정시 반도체 기판에 손상을 주게 되고, 자기정렬콘택의 마진은 감소하게 되고, 터널 산화막 특성 저하를 가져오게 되는 문제점들이 있다. However, if the self-aligned contact hole is formed by patterning the interlayer insulating film after the SAC insulating film is formed, the semiconductor substrate is damaged during the contact hole forming process, the margin of the self-aligned contact is decreased, and the tunnel oxide film characteristics are deteriorated. There are problems that are brought up.

또한, 상기 SAC용 절연막의 증착시 스텝 커버리지가 불량한 특성을 가지게 되는 문제점들이 있다.
In addition, there is a problem in that the step coverage has poor characteristics during the deposition of the SAC insulating film.

상술한 문제점을 해결하기 위한 본 발명의 목적은 상기 콘택홀 형성공정시 반도체 기판에 가해지는 손상을 방지하고, 자기정렬콘택의 마진을 증가시키게 되며, 터널산화막 특성저하를 방지하는 SAC용 절연막을 형성하는 반도체 소자의 자기정렬콘택 플러그 형성방법을 제공함에 있다. An object of the present invention for solving the above problems is to prevent damage to the semiconductor substrate during the contact hole forming process, to increase the margin of the self-aligned contact, to form an insulating film for SAC to prevent degradation of the tunnel oxide film characteristics The present invention provides a method for forming a self-aligned contact plug of a semiconductor device.

또한, 본 발명의 목적은 SAC용 절연막의 증착시 스텝커버리지가 양호한 특성을 가지는 반도체 소자의 자기정렬콘택 플러그 형성방법을 제공함에 있다.
It is also an object of the present invention to provide a method for forming a self-aligned contact plug of a semiconductor device having a good step coverage during deposition of an SAC insulating film.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 내부에 접합영역이 구비되고, 상기 접합영역과 오버랩된 지점을 갖는 위치의 반도체 기판 상에 게이트 전극 패턴이 구비된 결과물의 경계를 따라 이중막의 SAC용 절연막을 형성하는 단계, 상기 SAC용 절연막이 포함된 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하고 상기 접합영역이 노출되도록 하여 자기정렬 콘택홀을 형성하는 단계 및 상기 콘택홀 내부에만 도전막이 매립되도록 하여 자기정렬콘택 플러그를 형성하는 단계를 포함한다.The idea of the present invention for achieving the above object is that the junction region is provided inside the semiconductor substrate, the gate electrode pattern is provided on the semiconductor substrate at a position having an overlapping point with the junction region of the double film Forming an SAC insulating film, forming an interlayer insulating film on the entire surface including the SAC insulating film, patterning the interlayer insulating film, and exposing the junction region to form a self-aligning contact hole, and forming an inside of the contact hole. Forming a self-aligning contact plug by allowing the conductive film to be embedded only.

상기 이중막의 SAC용 절연막은 LP(low pressure)질화막 및 PE(plasma enhancement)질화막의 적층으로 이루어진 막 또는 PE(plasma enhancement)질화막 및 LP(low pressure)질화막의 적층으로 이루어진 막으로 형성하는 것이 바람직하다. The double layer SAC insulating film is preferably formed of a film made of a laminate of a low pressure (LP) nitride film and a plasma enhancement (PE) nitride film or a film of a laminate of a plasma enhancement (PE) nitride film and a low pressure (LP) nitride film. .

상기 LP 질화막은 1~ 10000Å 정도의 두께로 형성하는 것이 바람직하다.The LP nitride film is preferably formed to a thickness of about 1 to 10000 Pa.

상기 PE질화막은 1~ 10000Å 정도의 두께로 형성하는 것이 바람직하다.The PE nitride film is preferably formed to a thickness of about 1 to 10000 Pa.

상기 게이트 전극 패턴은 측벽에 스페이서를 형성하는 단계가 더 포함된 것이 바람직하다.The gate electrode pattern may further include forming spacers on sidewalls.

상기 SAC용 절연막은 상기 층간 절연막 패터닝 공정시 상기 게이트 전극 패턴 및 스페이서를 보호하기 위한 막질인 것이 바람직하다.
The insulating film for SAC is preferably a film for protecting the gate electrode pattern and the spacer during the interlayer insulating film patterning process.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완 전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 자기정렬콘택 플러그 형성방법을 설명하기 위한 단면도들이다. 1 to 3 are cross-sectional views illustrating a method of forming a self-aligning contact plug of a semiconductor device according to the present invention.

도 1을 참조하면, 터널 산화막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), ONO막(16), 콘트롤 게이트 전극용 제2 폴리 실리콘막(18), 금속 실리사이드막(20)막들이 패터닝되어 형성된 게이트 전극 패턴(G.P)이 게이트 전극 상에 형성되어 있다. Referring to FIG. 1, a tunnel oxide film 12, a first polysilicon film 14 for a floating gate electrode, an ONO film 16, a second polysilicon film 18 for a control gate electrode, and a metal silicide film 20 A gate electrode pattern GP formed by patterning films is formed on the gate electrode.

상기 게이트 전극 패턴(G.P)을 이온주입마스크로 이온주입공정을 수행하여, 반도체 기판 내부에 제1 접합영역(23a)을 형성한다. An ion implantation process is performed on the gate electrode pattern G.P using an ion implantation mask to form a first junction region 23a in the semiconductor substrate.

상기 게이트 전극 패턴(G.P)이 형성된 결과물 상에 질화막을 형성하고, 이에 에치백 공정과 같은 식각공정을 수행하여 게이트 전극 패턴(G.P)의 측벽에 스페이서(22)를 형성한다. A nitride film is formed on the resultant product on which the gate electrode pattern G.P is formed, and an spacer 22 is formed on sidewalls of the gate electrode pattern G.P by performing an etching process such as an etch back process.

상기 게이트 전극 패턴(G.P) 및 스페이서(22)를 이온주입마스크로 이온주입공정을 수행하여, 상기 제1 접합영역과 인접한 영역에 제2 접합영역(23b)을 형성한다. An ion implantation process is performed on the gate electrode pattern G.P and the spacer 22 using an ion implantation mask to form a second junction region 23b in a region adjacent to the first junction region.

도 2를 참조하면, 상기 게이트 전극 패턴(G.P) 및 스페이서(22)의 경계면을 따라 SAC용 질화막(24, 26)을 순차적으로 형성한다. Referring to FIG. 2, nitride films 24 and 26 for SAC are sequentially formed along the interface between the gate electrode pattern G.P and the spacer 22.

상기 SAC용 질화막(24, 26)은 LP(low pressure)질화막 및 PE(plasma enhancement)질화막의 적층으로 이루어질 수도 있고, 상기 PE(plasma enhancement)질화막 및 LP(low pressure)질화막의 적층으로 이루어질 수도 있다. The SAC nitride layers 24 and 26 may be formed by stacking a low pressure (LP) nitride film and a PE (plasma enhancement) nitride film, or may be formed by stacking the PE (plasma enhancement) nitride film and a LP (low pressure) nitride film. .

상기 LP질화막은 1~ 10000Å 정도의 두께로 형성될 수 있고, 상기 PE질화막은 1~ 10000Å 정도의 두께로 형성될 수 있다.The LP nitride film may be formed to a thickness of about 1 to 10000 kPa, and the PE nitride film may be formed to a thickness of about 1 to 10000 kPa.

상기 LP 질화막은 SiH4를 소스 가스로 형성되는 데, 상기 SiH4가스에는 수소가 많이 포함되어 있어 터널 산화막의 특성을 열화시키고, 스트레스에 취약한 특성을 가지고 있다. The LP nitride film is formed of SiH 4 as a source gas, and the SiH 4 gas contains a lot of hydrogen, thereby deteriorating the characteristics of the tunnel oxide film and having a property that is susceptible to stress.

또한 PE 질화막은 증착시 스텝 커버리지(Step Coverage)가 취약하며 막질의 밀도가 낮아서 콘택 식각시 반도체 기판의 손상 및 자기정렬콘택 마진에 취약하여 층간 절연막 갭필 마진(gap margin)에도 취약하게 된다. In addition, the PE nitride film has a weak step coverage during deposition and a low density of film quality, which is vulnerable to damage to the semiconductor substrate and self-aligned contact margin during contact etching, thereby making it vulnerable to an interlayer insulation gap fill margin.

따라서 LP 질화막 및 PE 질화막을 적층함으로써, 기판의 손상방지, 자기정렬콘택 마진 향상, 스텝 커버리지의 우수함 및 막질의 높은 밀도를 가진 LP 질화막의 증착으로 PE 질화막의 상기 단점들이 보완되고, PE 질화막의 터널 산화막 특성 향상을 가진 PE 질화막의 증착으로 LP 질화막의 상기 단점들이 보완되어, 각 막질의 장점들이 증가될 수 있다. Therefore, by stacking the LP nitride film and the PE nitride film, the above disadvantages of the PE nitride film are compensated for by preventing the damage of the substrate, improving the self-aligned contact margin, the excellent step coverage, and the deposition of the LP nitride film with the high density of the film, and the tunnel of the PE nitride film. The above-mentioned disadvantages of the LP nitride film can be compensated for by the deposition of the PE nitride film with the improvement of the oxide film property, so that the advantages of each film quality can be increased.

따라서 LP 질화막 및 PE 질화막을 SAC용 질화막으로 적층함으로써, 기판의 손상방지, 자기정렬콘택 마진 향상, 스텝 커버리지의 우수함, 막질의 높은 밀도, 터널 산화막 특성 향상 등의 특성을 가지게 된다. Therefore, by stacking the LP nitride film and the PE nitride film with the SAC nitride film, it has characteristics such as preventing damage to the substrate, improving the self-aligned contact margin, excellent step coverage, high density of the film, and improved tunnel oxide film characteristics.

상기 SAC용 제1 및 제2 질화막이 증착되기 이전의 게이트 전극 패턴 및 스페이서 상부에, 버퍼막으로 산화막을 더 형성할 수 있는 데, 상기 산화막은 SiO2, HfO2, Al2O3 중 어느 하나의 막을 LP 방식, PE 방식, ALD 방식으로 증착하거나, 열산화방식으로도 증착할 수 있다.An oxide layer may be further formed as a buffer layer on the gate electrode pattern and the spacer before the first and second nitride layers for the SAC are deposited. The oxide layer may be any one of SiO 2 , HfO 2 , and Al 2 O 3 . The film may be deposited by LP method, PE method, ALD method, or thermal oxidation method.

도 3을 참조하면, 상기 SAC용 제1 및 제2 질화막이 형성된 결과물 상에 층간 절연막(28)을 형성하고, 상기 층간 절연막(28)의 소정 영역 상부에 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 식각하여, 상기 제1 접합영역 및 제2 접합영역(23a, 23b)을 노출하는 콘택홀을 형성한다. Referring to FIG. 3, an interlayer insulating film 28 is formed on a resultant product of the first and second nitride films for SAC, and a photoresist pattern (not shown) is formed on a predetermined region of the interlayer insulating film 28. This is etched using an etching mask to form contact holes exposing the first and second bonding regions 23a and 23b.

상기 콘택홀 형성을 위한 식각 공정시 상기 SAC용 제1 질화막 및 SAC 용 제2 질화막은 식각 정지막으로 작용하여 상기 게이트 전극 패턴의 손상을 방지하게 되어, 콘택과 게이트 전극 패턴간의 마진이 확보됨으로써, 본 콘택홀 형성공정은 자기정렬 콘택 플러그 (SAC) 형성공정이다. During the etching process for forming the contact hole, the first nitride film for SAC and the second nitride film for SAC act as an etch stop layer to prevent damage to the gate electrode pattern, thereby securing a margin between the contact and the gate electrode pattern. This contact hole forming process is a process for forming a self-aligned contact plug (SAC).

상기 콘택홀이 포함된 결과물 전면에 도전막을 형성한 후 상기 층간 절연막(28)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 자기정렬 콘택 플러그(30)를 형성함으로써, 본 공정을 완료한다. After the conductive film is formed on the entire surface including the contact hole, the self-aligning contact plug 30 is formed by performing a planarization process such as a CMP process until the interlayer insulating film 28 is exposed, thereby completing the present process. .

본 발명에 의하면, LP 질화막 및 PE 질화막을 SAC용 질화막으로 적층함으로써, 기판의 손상방지, 자기정렬콘택 마진 향상, 스텝 커버리지의 우수함, 막질의 높은 밀도, 터널 산화막 특성 향상 등의 특성을 가지게 되는 효과가 있다.
According to the present invention, the LP nitride film and the PE nitride film are laminated with the SAC nitride film, thereby preventing the damage of the substrate, improving the self-aligned contact margin, excellent step coverage, high film quality, and improved tunnel oxide film properties. There is.

이상에서 살펴본 바와 같이 본 발명에 의하면, LP 질화막 및 PE 질화막을 SAC용 질화막으로 적층함으로써, 기판의 손상방지, 자기정렬콘택 마진 향상, 스텝 커버리지의 우수함, 막질의 높은 밀도, 터널 산화막 특성 향상 등의 특성을 가지게 되는 효과가 있다. As described above, according to the present invention, the LP nitride film and the PE nitride film are laminated with the SAC nitride film, thereby preventing damage to the substrate, improving the self-aligned contact margin, excellent step coverage, high film quality, and improved tunnel oxide film characteristics. Has the effect of having a characteristic.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (6)

반도체 기판 내부에 접합영역이 구비되고, 상기 접합영역과 오버랩된 지점을 갖는 위치의 반도체 기판 상에 게이트 전극 패턴이 구비된 결과물의 경계를 따라 이중막의 SAC용 절연막을 형성하는 단계; Forming an insulating film for SAC of a double layer along a boundary of a resultant having a gate electrode pattern on a semiconductor substrate having a junction region provided inside the semiconductor substrate and having a point overlapping the junction region; 상기 SAC용 절연막이 포함된 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하고 상기 접합영역이 노출되도록 하여 자기정렬 콘택홀을 형성하는 단계; 및 Forming a self-aligned contact hole by forming an interlayer insulating film on the entire surface of the resultant including the SAC insulating film, patterning the interlayer insulating film, and exposing the junction region; And 상기 콘택홀 내부에만 도전막이 매립되도록 하여 자기정렬콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 자기정렬콘택플러그 형성방법. Forming a self-aligned contact plug by allowing a conductive film to be embedded only in the contact hole. 제1 항에 있어서, 상기 이중막의 SAC용 절연막은The method of claim 1, wherein the insulating film for SAC of the double film LP(low pressure)질화막 및 PE(plasma enhancement)질화막의 적층으로 이루어진 막 또는 PE(plasma enhancement)질화막 및 LP(low pressure)질화막의 적층으로 이루어진 막으로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬콘택플러그 형성방법.  Self-aligned contact of a semiconductor device, characterized in that the film is formed of a laminate of a low pressure (LP) nitride film and a PE (plasma enhancement) nitride film or a film consisting of a laminate of a PE (plasma enhancement) nitride film and a LP (low pressure) nitride film Plug formation method. 제2 항에 있어서, 상기 LP 질화막은 The method of claim 2, wherein the LP nitride film 1~ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬콘택플러그 형성방법. A method of forming a self-aligned contact plug of a semiconductor device, characterized in that formed to a thickness of 1 ~ 10000Å. 제2 항에 있어서, 상기 PE질화막은 The method of claim 2, wherein the PE nitride film 1~ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 자기정렬콘택플러그 형성방법. A method of forming a self-aligned contact plug of a semiconductor device, characterized in that formed to a thickness of 1 ~ 10000Å. 제1 항에 있어서, 상기 게이트 전극 패턴은The method of claim 1, wherein the gate electrode pattern is 측벽에 스페이서를 형성하는 단계가 더 포함된 것을 특징으로 하는 반도체 소자의 자기정렬콘택 플러그 형성방법. And forming a spacer on the sidewalls. 제1 항에 있어서, 상기 SAC용 절연막은The method of claim 1, wherein the SAC insulating film 상기 층간 절연막 패터닝 공정시 상기 게이트 전극 패턴을 보호하기 위한 막질인 것을 특징으로 하는 반도체 소자의 자기정렬콘택 플러그 형성방법. And a film quality for protecting the gate electrode pattern during the interlayer insulating film patterning process.
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KR100972694B1 (en) * 2008-07-25 2010-07-27 주식회사 하이닉스반도체 Method for manufacturing of semiconductor device

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