KR20060081760A - 반도체 소자의 활성 영역 - Google Patents

Abstract

본 발명은 반도체 소자의 활성 영역에 관한 것으로, 활성 영역을 평판 방식이 아닌 요철부가 구비된 굴곡이 있는 형태로 형성하여 활성 영역 및 게이트 간의 접촉 면적을 증가시켜 채널 길이가 증가되면서 소자의 Vt 마진을 확보할 수 있는 반도체 소자의 활성 영역에 관한 것이다.

Description

반도체 소자의 활성 영역{ACTIVE AREA OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 활성 영역를 도시한 평면도 및 단면도.

도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 활성 영역를 도시한 평면도 및 단면도.

도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 활성 영역을 도시한 평면도.

< 도면의 주요 부분에 대한 부호 설명 >

10, 100 : 반도체 기판 20, 105 : 활성 영역

30, 110 : 게이트 전극 40, 120 : 소자 분리 영역

본 발명은 반도체 소자의 활성 영역에 관한 것으로, 반도체 소자의 활성 영역을 평판 방식이 아닌 요철부가 구비된 굴곡이 있는 형태로 제작하여 활성 영역 및 게이트 간의 접촉 면적을 증가시켜 채널 길이를 증가시키고 소자의 Vt 마진을 확보할 수 있는 반도체 소자의 활성 영역에 관한 것이다.

현재 반도체 소자의 소자 분리막 형성 공정은 반도체 기판을 식각하여 소자 분리 영역을 정의하는 트렌치를 형성하고 상기 트렌치를 매립하는 갭필 산화막을 형성하고 CMP 공정을 수행하여 활성 영역과 소자 분리 영역으로 분리하는 STI (Shallow Trench Isolation) 공정이 사용되고 있다.

여기서, 상기 활성 영역의 모양에 따라 대표적으로 I 형 활성 영역, T 형 활성 영역 및 G 형 활성 영역으로 구별된다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 활성 영역를 도시한 평면도 및 단면도이다.

도 1a를 참조하면, 반도체 기판에 I 형 활성 영역(20) 및 소자 분리 영역(40)을 형성된 반도체 소자의 활성 영역를 도시한 평면도이다.

도 1b를 참조하면, 상기 도 1a의 I 형 활성 영역에서 활성 영역(20) 및 게이트 전극(30) 간의 접촉 면적을 증가시키기 위해 사용되는 T 형 활성 영역을 도시한 평면도이다.

도 1c를 참조하면, 상기 I 형 및 T 형 활성 영역(20) 및 게이트 전극(30) 간의 접촉 면적을 증가시키기 위해 사용되는 G 형 활성 영역을 도시한 평면도이다.

도 1d를 참조하면, 도 1a를 A-A'를 따른 절단면으로 I 형 활성영역(20) 상부에 형성된 게이트 전극(30)을 나타낸 단면도이다.

예를 들어, 상기 게이트 전극의 면적이 100nm × 100nm 이면 활성 영역과 게이트 전극의 접촉 면적은 10μm이 된다.

상술한 종래 기술에 따른 반도체 소자의 활성 영역에서, I 형 활성 영역의 문제점인 게이트 전극과의 접촉 면적을 증가시키기 위해 T 형 및 G 형 활성 영역을 사용하였으나 공정의 여유도 및 갭필의 문제점이 있으며, 채널 길이를 증가시키는데 한계가 있어 충분한 소자의 Vt 마진이 확보되지 않는 문제점이 있다.

상기 문제점을 해결하기 위하여, 반도체 소자의 활성 영역을 평판 방식이 아닌 요철부가 구비된 굴곡이 있는 형태로 제작하여 활성 영역과 게이트 전극간의 접촉 면적을 증가시켜 채널 길이를 증가시키고 소자의 Vt 마진이 확보되는 반도체 소자의 활성 영역를 제공하는 것을 그 목적으로 한다.

본 발명에 따른 반도체 소자의 활성 영역은

활성 영역을 포함하는 반도체 소자에 있어서,

반도체 기판의 활성 영역 표면에 요철부를 구비하여 게이트 전극 하부면과의 접촉 면적을 증가시키는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 활성 영역를 도시한 평면도 및 단면도이다.

도 2a를 참조하면, 활성 영역(105) 및 소자 분리 영역(120)이 형성된 반도체 기판(100)을 도시한 평면도이다.

이때, 활성 영역(105) 표면에 반구형의 요철부를 구비하여 게이트 전극(110) 의 하부면과의 접촉 면적을 증가시킨다.

도 2b를 참조하면, 반구형의 요철부를 구비한 활성 영역(105) 및 게이트 전극(110)이 형성된 반도체 기판(100)을 도시한 단면도이다.

예를 들어, 상기 게이트 전극의 면적이 100nm × 100nm 이라면 지름이 33nm의 반구형의 요철부를 구비하는 활성 영역 및 게이트 전극과의 접촉면의 면적은 10μm - 9пr² + 9×2пr² = 10μm -7693nm + 15386 nm = 17.7μm 이 된다.

여기서, 종래 기술의 I 형 활성 영역 및 게이트 전극과의 접촉면적인 10μm보다 77% 정도 증가한 것을 할 수 있다.

도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 활성 영역의 실시예를 도시한 평면도이다. 도 3a 내지 도 3i에는 본 발명에 따른 다양한 형태의 요철부가 도시되어 있다.

도 3a를 참조하면, 도 2a와 같은 반구형의 요철부를 구비한 반도체 소자의 활성 영역(105)이다. 여기서, 상기 반구형의 요철부는 매트릭스 형태로 구비되어 있는것이 바람직하다.

도 3b를 참조하면, 도 3a의 반구형 요철부가 지그재그 형태로 엇갈리게 구비되어 있는 활성 영역(105)을 나타낸다.

도 3c를 참조하면, 타원형의 요철부가 매트릭스 형태로 구비되어 있는 활성 영역(105)을 나타낸다.

도 3d를 참조하면, 타원형의 요철부가 지그재그 형태로 엇갈리게 구비되어 있는 활성 영역(105)을 나타낸다.

도 3e를 참조하면, 정사각형의 요철부가 일정 간격으로 이격되어 매트릭스 형태로 구비되어 있는 활성 영역(105)을 나타낸다.

도 3f를 참조하면, 직사각형의 요철부가 일정 간격으로 이격되어 매트릭스 형태로 구비되어 있는 활성 영역(105)을 나타낸다.

도 3g를 참조하면, 라인/스페이스형의 요철부가 반도체 소자의 활성 영역의 단축 방향으로 구비되어 있는 활성 영역(105)을 나타낸다.

도 3h를 참조하면, 라인/스페이스형의 요철부가 반도체 소자의 활성 영역의 장축 방향으로 구비되어 있는 활성 영역(105)을 나타낸다.

도 3i를 참조하면, 벌집형의 요철부가 일정 간격으로 이격되어 구비되어 있는 활성 영역(105)을 나타낸다.

본 발명에 따른 반도체 소자의 활성 영역는 상기 반도체 소자의 활성 영역의 활성 영역을 평판 방식이 아닌 요철부가 구비된 굴곡이 있는 형태로 제작하여 활성 영역 및 게이트 간의 접촉 면적을 증가시키고 채널 길이를 증가시켜 소자의 Vt 마진을 확보 할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 활성 영역을 포함하는 반도체 소자에 있어서,

   반도체 기판의 활성 영역 표면에 요철부를 구비하여 게이트 전극 하부면과의 접촉 면적을 증가시키는 것을 특징으로 하는 반도체 소자의 활성 영역.
2. 제 1 항에 있어서,

   상기 활성 영역 표면은 복수개의 반구형 요철부를 포함하는 것을 특징으로 하는 반도체 소자의 활성 영역.
3. 제 1 항에 있어서,

   상기 활성 영역 표면의 요철부는 복수개의 타원형, 사각형, 라인/스페이스형 또는 벌집형의 요철부를 포함하는 것을 특징으로 하는 반도체 소자의 활성 영역.

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