KR20060077493A - Method for manufacturing bit line of semiconductor device - Google Patents

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KR20060077493A
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안상태
신동선
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주식회사 하이닉스반도체
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Abstract

본 발명은 소자의 수율을 향상시킬 수 있는 반도체 소자의 비트라인 형성방법을 개시한다. 개시된 본 발명의 비트라인 형성방법은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 제1층간절연막을 형성하는 단계; 상기 층간절연막 내에 랜딩플러그 폴리를 형성하는 단계; 상기 기판 결과물에 대해 세정 공정을 실시하는 단계; 상기 랜딩플러그 폴리를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 치밀화시키기 위해 기판 결과물에 대해 열처리를 실시하는 단계; 상기 제2층간절연막을 식각하여 비트라인 콘택홀을 라인 형태로 형성하는 단계; 상기 비트라인 콘택홀 양측벽에 스페이서를 형성하는 단계; 및 상기 비트라인 콘택홀이 매립되도록 제2층간절연막 상에 비트라인 도전막을 증착하는 단계;를 포함한다.The present invention discloses a method for forming a bit line of a semiconductor device capable of improving the yield of the device. The disclosed bit line forming method includes forming a gate on a semiconductor substrate having an isolation layer; Forming a first interlayer insulating film on a substrate resultant including the gate; Forming a landing plug poly in the interlayer insulating film; Performing a cleaning process on the substrate result; Forming a second interlayer insulating film on the first interlayer insulating film including the landing plug poly; Performing heat treatment on a substrate resultant to densify the second interlayer insulating film; Etching the second interlayer insulating film to form bit line contact holes in a line shape; Forming spacers on both sidewalls of the bit line contact hole; And depositing a bit line conductive layer on a second interlayer insulating layer to fill the bit line contact hole.

Description

반도체 소자의 비트라인 형성방법{METHOD FOR MANUFACTURING BIT LINE OF SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING BIT LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.1A to 1B are cross-sectional views illustrating processes for forming a bit line of a semiconductor device according to the related art.

도 2는 종래 반도체 소자의 비트라인 형성방법의 문제점을 설명하기 위한 도면.2 is a view for explaining the problem of the conventional method for forming a bit line of a semiconductor device.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.3A to 3D are cross-sectional views illustrating processes of forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 게이트 도전막 24 : 하드마스크막23: gate conductive film 24: hard mask film

25 : 게이트 26 : 제1층간절연막25 gate 26 first interlayer insulating film

27 ; 랜딩플러그 폴리 28 : 제2층간절연막27; Landing plug poly 28: second interlayer insulating film

29 : 비트라인 콘택홀 30 : 스페이서29: bit line contact hole 30: spacer

31 : 비트라인31: bit line

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 수율을 향상시킬 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a bit line of a semiconductor device capable of improving the yield of the device.

최근, 반도체 소자가 고집적화 됨에 따라 비트라인 콘택홀 형성시 하부층인 랜딩플러그 폴리(Landing Plug Poly)와의 오버랩 마진(Overlap Margin)이 점점 감소되는 추세이다. 이로 인해 비트라인 콘택홀을 형성하기 위한 감광막 패턴 형성시 오정렬(Misalign)이 발생하게 되면, 후속의 식각 공정시 워드 라인까지 식각되어 결국 워드라인과 비트라인이 서로 전기적으로 연결되어 소자의 오동작을 야기시킨다. Recently, as semiconductor devices are highly integrated, overlap margin with a landing plug poly, which is an underlying layer, is gradually decreased when forming bit line contact holes. As a result, if misalignment occurs in the formation of the photoresist pattern for forming the bit line contact hole, the word line is etched during the subsequent etching process, and thus the word line and the bit line are electrically connected to each other, causing malfunction of the device. Let's do it.

또한, 상기와 같은 문제점을 해결하기 위해 비트라인 콘택홀 형성시 콘택홀의 크기를 아주 작게 만들기도 하지만, 이 경우에는 콘택 크기 감소에 따른 접촉저항 증가라는 단점이 발생하게 된다.In addition, in order to solve the above problems, the size of the contact hole may be made very small when the bit line contact hole is formed, but in this case, there is a disadvantage of increasing the contact resistance due to the decrease in the contact size.

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1B are cross-sectional views illustrating processes for forming a bit line of a semiconductor device according to the related art.

도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소자분리막(2)을 형성한 후에 게이트 도전막(3) 및 하드마스크막(4)의 적층으로 이루어지는 게이트(5)를 형성한다. 이어서, 상기 게이트(5)를 포함한 기판 결과물 상에 제1층간절연막(6)을 형성한 후에 상기 제1층간절연막(6)을 식각하여 콘택홀을 형성한다. 그 다음, 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하여 랜딩플러그 폴리(7)를 형성한다. As shown in FIG. 1A, after the device isolation film 2 is formed on the semiconductor substrate 1, a gate 5 including a stack of the gate conductive film 3 and the hard mask film 4 is formed. Subsequently, after forming the first interlayer insulating film 6 on the substrate product including the gate 5, the first interlayer insulating film 6 is etched to form a contact hole. Next, a polysilicon film is deposited to fill the contact hole to form a landing plug poly 7.

도 1b에 도시된 바와 같이, 상기 제1층간절연막(6) 및 랜딩플러그 폴리(7) 상에 제2층간절연막(8)을 형성한 후에 상기 제2층간절연막(8) 상에 감광막 패턴(미도시)을 형성한다. 이어서, 상기 감광막 패턴을 이용하여 제2층간절연막(8)을 식각하여 비트라인 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하고 비트라인 콘택홀이 매립되도록 도전막을 증착하여 비트라인 콘택(9)을 형성한다. 그 다음, 상기 비트라인 콘택 상에 비트라인 도전막을 증착하여 비트라인(10)을 형성한다. As shown in FIG. 1B, after forming the second interlayer insulating film 8 on the first interlayer insulating film 6 and the landing plug poly 7, the photoresist pattern (not shown) is formed on the second interlayer insulating film 8. C). Subsequently, the second interlayer insulating layer 8 is etched using the photosensitive film pattern to form a bit line contact hole, and then the conductive film is deposited to remove the photosensitive film pattern and fill the bit line contact hole, thereby forming the bit line contact hole 9. To form. Next, a bit line conductive film is deposited on the bit line contact to form a bit line 10.

그러나, 도 2에 도시된 바와 같이, 비트라인 콘택은 원 형태로 형성되며, 일반적으로 노광장비 특성상 원 형태의 비트라인 콘택은 크기가 비트라인 보다 크게 형성되므로, 오버레이 마진이 부족할 경우, 스토리지노드 콘택과 비트라인 콘택 사이에 브릿지(bridge :A)가 유발되어 소자의 수율이 저하되는 문제점이 있다.However, as shown in FIG. 2, the bit line contacts are formed in a circular shape, and in general, since the circular bit line contacts are formed larger in size than the bit lines due to the characteristics of the exposure equipment, when the overlay margin is insufficient, the storage node contacts A bridge (A) is induced between the bit line contact and the bit line contact, thereby lowering the yield of the device.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자의 수율을 향상시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a bit line of a semiconductor device capable of improving the yield of the device, which is devised to solve the above problems.

상기와 같은 목적을 달성하기 위한 본 발명은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 제1층간절연막을 형성하는 단계; 상기 층간절연막 내에 랜딩플러그 폴리를 형성하는 단계; 상기 기판 결과물에 대해 세정 공정을 실시하는 단계; 상기 랜딩플러그 폴리를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 치밀화시키기 위해 기판 결과물에 대해 열처리를 실시하는 단계; 상기 제2층간절연 막을 식각하여 비트라인 콘택홀을 라인 형태로 형성하는 단계; 상기 비트라인 콘택홀 양측벽에 스페이서를 형성하는 단계; 및 상기 비트라인 콘택홀이 매립되도록 제2층간절연막 상에 비트라인 도전막을 증착하는 단계;를 포함한다.The present invention for achieving the above object, forming a gate on a semiconductor substrate having a device isolation film; Forming a first interlayer insulating film on a substrate resultant including the gate; Forming a landing plug poly in the interlayer insulating film; Performing a cleaning process on the substrate result; Forming a second interlayer insulating film on the first interlayer insulating film including the landing plug poly; Performing heat treatment on a substrate resultant to densify the second interlayer insulating film; Etching the second interlayer insulating film to form bit line contact holes in a line shape; Forming spacers on both sidewalls of the bit line contact hole; And depositing a bit line conductive layer on a second interlayer insulating layer to fill the bit line contact hole.

여기에서, 상기 제2층간절연막을 형성하는 단계와 열처리를 실시하는 단계 사이에 제2층간절연막 형성 후, 수분 및 불순물을 제거하기 위해 베이크 공정을 실시하는 단계를 포함한다.Here, after forming the second interlayer insulating film between the step of forming the second interlayer insulating film and performing the heat treatment, a baking process is performed to remove moisture and impurities.

상기 베이크 공정은 50∼350℃의 온도에서 5초∼10분 동안 수행한다.The baking process is performed for 5 seconds to 10 minutes at a temperature of 50 ~ 350 ℃.

상기 열처리는 O2, N2, O3, N2O 또는 H2와 O2를 혼합한 가스를 사용하여 200∼800℃의 온도에서 5분 이상 퍼니스 공정을 수행한다.The heat treatment is a furnace process for at least 5 minutes at a temperature of 200 ~ 800 ℃ using O2, N2, O3, N2O or a mixture of H2 and O2.

상기 열처리는 300℃ 이상의 온도에서 1초 이상 급속 열처리 공정을 수행한다.The heat treatment is a rapid heat treatment for 1 second or more at a temperature of 300 ℃ or more.

상기 랜딩플러그 폴리를 형성하는 단계는 게이트보다 랜딩플러그 폴리의 높이가 100∼500Å만큼 낮도록 CMP한다.The forming of the landing plug poly is CMP such that the landing plug poly has a height lower than that of the gate by 100 to 500 mW.

상기 세정 공정을 실시하는 단계는 5:1∼500:1의 비율로 혼합된 BOE 용액을 사용하여 세정을 실시하거나 또는 H2SO4 및 H2O2를 2:1∼9:1의 비율로 혼합한 용액을 상온 내지 150℃의 온도에서 세정을 실시하거나 또는 SC-1, SC-2 세정 용액 또는 수용액을 5:1∼300:1의 비율로 혼합한 HF 용액을 사용하여 수행한다.The washing step may be performed by using a BOE solution mixed at a ratio of 5: 1 to 500: 1, or a mixture of H2SO4 and H2O2 at a ratio of 2: 1 to 9: 1 at room temperature to The washing is carried out at a temperature of 150 ° C. or by using an HF solution in which a SC-1, SC-2 washing solution or an aqueous solution is mixed at a ratio of 5: 1 to 300: 1.

상기 제2층간절연막은 SOD(Spin on Dielectric) 100∼3000Å의 두께로 형성한다.The second interlayer insulating film is formed to have a thickness of 100 to 3000 GPa (SOD).

상기 제2층간절연막은 실록산(siloxanes), 실리케이트(silicates), HSQ(hydrogen silsesquioxanes)로 구성된 그룹으로부터 선택된 어느 하나를 사용하여 형성한다.The second interlayer insulating film is formed using any one selected from the group consisting of siloxanes, silicates, and hydrogen silsesquioxanes (HSQ).

상기 제2층간절연막은 SiH4와 H2O2 반응 소스를 사용하여 100Torr 이하의 압력하에서 웨이퍼의 플레이튼 온도가 -40∼50℃범위에서 형성한다.The second interlayer insulating film is formed using a SiH 4 and H 2 O 2 reaction source at a platen temperature of -40 to 50 ° C. under a pressure of 100 Torr or less.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 3A to 3D are cross-sectional views illustrating processes for forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 소자분리막(22)을 구비한 반도체 기판(21)을 제공한다. 그 다음, 상기 소자분리막(22)을 포함한 기판 결과물 상에 게이트 도전막(23) 및 하드마스크막(24)의 적층으로 이루어지는 게이트(25)를 형성한다. 이어서, 상기 게이트(25)를 포함한 기판 결과물 상에 제1층간절연막(26)을 형성한다.As shown in FIG. 3A, a semiconductor substrate 21 having an isolation layer 22 is provided. Next, a gate 25 including a stack of the gate conductive layer 23 and the hard mask layer 24 is formed on the substrate product including the device isolation layer 22. Subsequently, a first interlayer insulating layer 26 is formed on the substrate product including the gate 25.

도 3b에 도시된 바와 같이, 상기 제1층간절연막(26)을 식각하여 콘택홀을 형성한 다음, 상기 콘택홀이 매립되도록 폴리실리콘막을 증착한 후에 상기 폴리실리콘막 표면을 CMP하여 랜딩플러그 폴리(27)를 형성한다. 이때, 상기 게이트(25)보다 랜딩플러그 폴리의 높이가 100∼500Å만큼 낮도록 CMP 공정을 진행한다. As shown in FIG. 3B, the first interlayer dielectric layer 26 is etched to form a contact hole, and then a polysilicon layer is deposited to fill the contact hole, followed by CMP of the surface of the polysilicon layer to form a landing plug poly ( 27). At this time, the CMP process is performed such that the landing plug poly has a height lower than that of the gate 25 by 100 to 500 mW.

이어서, 상기 CMP 공정 진행시 발생한 불순물을 제거 또는 감소시키기 위해 랜딩플러그 폴리(27) 표면에 세정 공정을 실시한다. 이때, 5:1∼500:1의 비율로 혼합된 BOE 용액을 사용하여 세정을 실시하거나 또는 H2SO4 및 H2O2를 2:1∼9:1의 비 율로 혼합한 용액을 상온 내지 150℃의 온도에서 세정을 실시하거나 또는 SC-1, SC-2 세정 용액 또는 수용액을 5:1∼300:1의 비율로 혼합한 HF 용액을 사용하여 세정을 실시한다.Subsequently, a cleaning process is performed on the surface of the landing plug poly 27 to remove or reduce impurities generated during the CMP process. At this time, washing is performed using a BOE solution mixed at a ratio of 5: 1 to 500: 1, or a solution mixed with H2SO4 and H2O2 at a ratio of 2: 1 to 9: 1 at a temperature of room temperature to 150 ° C. Or it wash | cleans using the HF solution which mixed SC-1, SC-2 washing | cleaning solution or aqueous solution in the ratio of 5: 1-300: 1.

도 3c에 도시된 바와 같이, 상기 제1층간절연막(26) 및 랜딩플러그 폴리(27) 상에 제2층간절연막(28)을 형성한다. 이때, 상기 제2층간절연막(28)은 SOD(Spin on Dielectric) 절연막을 100∼3000Å의 두께로 형성한다. 또한, 상기 제2층간절연막(28)은 실록산(siloxanes), 실리케이트(silicates), HSQ(hydrogen silsesquioxanes)로 구성된 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. 여기에서, 상기 제2층간절연막(28)은 SiH4와 H2O2 반응 소스를 사용하여 100Torr 이하의 압력하에서 웨이퍼의 플레이튼 온도가 -40∼50℃범위에서 수행한다.As shown in FIG. 3C, a second interlayer dielectric layer 28 is formed on the first interlayer dielectric layer 26 and the landing plug poly 27. At this time, the second interlayer insulating film 28 forms a SOD (Spin on Dielectric) insulating film having a thickness of 100 ~ 3000Å. In addition, the second interlayer insulating layer 28 may be formed using any one selected from the group consisting of siloxanes, silicates, and hydrogen silsesquioxanes (HSQ). Here, the second interlayer insulating film 28 is performed using a SiH4 and H2O2 reaction source at a platen temperature of -40 to 50 ° C under a pressure of 100 Torr or less.

그 다음, 상기 제2층간절연막(28) 형성 후 수분 및 불순물을 제거하기 위해 기판 결과물에 대해 50∼350℃의 온도에서 5초∼10분 동안 베이크 공정을 실시한다. 또한, 상기 제2층간절연막(28)을 치밀화시키기 위해 기판 결과물에 대해 열처리를 실시한다. 이때, 상기 열처리는 O2, N2, O3, N2O 또는 H2와 O2를 혼합한 가스를 사용하여 200∼800℃의 온도에서 5분 이상 퍼니스 공정을 수행하거나, 또는 300℃ 이상의 온도에서 1초 이상 급속 열처리 공정을 수행한다.Subsequently, after the formation of the second interlayer insulating film 28, a baking process is performed for 5 seconds to 10 minutes at a temperature of 50 to 350 ° C. on the substrate resultant to remove moisture and impurities. Further, in order to densify the second interlayer insulating film 28, heat treatment is performed on the substrate resultant. At this time, the heat treatment is O2, N2, O3, N2O or using a gas mixed with H2 and O2 Furnace process for 5 minutes or more at a temperature of 200 ~ 800 ℃, or rapid heat treatment for more than 1 second at a temperature of 300 ℃ or more Perform the process.

이어서, 상기 제2층간절연막(28) 상에 감광막 패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 이용하여 제2층간절연막(28)을 식각하여 비트라인 콘택홀(29)을 형성한다. 이때, 상기 비트라인 콘택홀(29)은 라인 형태(Line Type)로 형성한 다. Subsequently, a photoresist pattern (not shown) is formed on the second interlayer insulating layer 28, and then a bit line contact hole 29 is formed by etching the second interlayer insulating layer 28 using the photoresist pattern. In this case, the bit line contact hole 29 is formed in a line type.

도 3d에 도시된 바와 같이, 상기 감광막 패턴을 제거한 후에 상기 비트라인 콘택홀(29) 양측벽에 질화막 재질의 스페이서(30)를 형성한다. 그 다음, 상기 비트라인 콘택홀(29)이 매립되도록 제2층간절연막(28) 상에 비트라인 도전막을 증착하여 비트라인(31)을 형성한다.As shown in FIG. 3D, after removing the photoresist pattern, a spacer 30 made of nitride film is formed on both sidewalls of the bit line contact hole 29. Next, a bit line conductive layer is deposited on the second interlayer insulating layer 28 to fill the bit line contact hole 29 to form a bit line 31.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명은 비트라인 콘택홀을 라인 형태로 형성하고, 비트라인 콘택홀 양측벽에 스페이서를 형성함으로써 비트라인 콘택 형성시 공정 마진을 확보할 수 있으며, 스토리지노드 콘택과 비트라인 콘택 사이에 발생하는 브릿지 유발을 방지할 수 있다. 이로 인해, 반도체 소자 제조시 생산성 및 수율을 향상시킬 수 있다.As described above, in the present invention, the bit line contact holes are formed in a line shape, and spacers are formed on both sidewalls of the bit line contact holes to secure a process margin when forming the bit line contacts, and the storage node contacts and the bit line contacts. It is possible to prevent the bridge from occurring in between. For this reason, productivity and a yield at the time of semiconductor device manufacture can be improved.

Claims (10)

소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate having the device isolation film; 상기 게이트를 포함한 기판 결과물 상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on a substrate resultant including the gate; 상기 층간절연막 내에 랜딩플러그 폴리를 형성하는 단계;Forming a landing plug poly in the interlayer insulating film; 상기 기판 결과물에 대해 세정 공정을 실시하는 단계;Performing a cleaning process on the substrate result; 상기 랜딩플러그 폴리를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; Forming a second interlayer insulating film on the first interlayer insulating film including the landing plug poly; 상기 제2층간절연막을 치밀화시키기 위해 기판 결과물에 대해 열처리를 실시하는 단계;Performing heat treatment on a substrate resultant to densify the second interlayer insulating film; 상기 제2층간절연막을 식각하여 비트라인 콘택홀을 라인 형태로 형성하는 단계;Etching the second interlayer insulating film to form bit line contact holes in a line shape; 상기 비트라인 콘택홀 양측벽에 스페이서를 형성하는 단계; 및Forming spacers on both sidewalls of the bit line contact hole; And 상기 비트라인 콘택홀이 매립되도록 제2층간절연막 상에 비트라인 도전막을 증착하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.And depositing a bit line conductive layer on a second interlayer insulating layer to fill the bit line contact hole. 제 1 항에 있어서, 상기 제2층간절연막을 형성하는 단계와 열처리를 실시하는 단계 사이에 제2층간절연막 형성 후, 수분 및 불순물을 제거하기 위해 베이크 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The method of claim 1, further comprising: performing a baking process to remove moisture and impurities after forming the second interlayer insulating film between the step of forming the second interlayer insulating film and performing the heat treatment. Bit line forming method of a semiconductor device. 제 1 항에 있어서, 상기 베이크 공정은 50∼350℃의 온도에서 5초∼10분 동안 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The method of claim 1, wherein the baking process is performed at a temperature of 50 ° C. to 350 ° C. for 5 seconds to 10 minutes. 제 1 항에 있어서, 상기 열처리는 O2, N2, O3, N2O 또는 H2와 O2를 혼합한 가스를 사용하여 200∼800℃의 온도에서 5분 이상 퍼니스 공정을 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The bit of the semiconductor device according to claim 1, wherein the heat treatment is performed at a temperature of 200 to 800 ° C. for at least 5 minutes using O 2, N 2, O 3, N 2 O, or a mixture of H 2 and O 2. Line formation method. 제 1 항에 있어서, 상기 열처리는 300℃ 이상의 온도에서 1초 이상 급속 열처리 공정을 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The method of claim 1, wherein the heat treatment is performed at a temperature of 300 ° C. or higher for at least 1 second. 제 1 항에 있어서, 상기 랜딩플러그 폴리를 형성하는 단계는 게이트보다 랜딩플러그 폴리의 높이가 100∼500Å만큼 낮도록 CMP하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The method of claim 1, wherein the forming of the landing plug poly is performed by CMP such that the height of the landing plug poly is lower than that of the gate by 100 to 500 μs. 제 1 항에 있어서, 상기 세정 공정을 실시하는 단계는,The method of claim 1, wherein performing the cleaning process comprises: 5:1∼500:1의 비율로 혼합된 BOE 용액을 사용하여 세정을 실시하거나 또는 H2SO4 및 H2O2를 2:1∼9:1의 비율로 혼합한 용액을 상온 내지 150℃의 온도에서 세정을 실시하거나 또는 SC-1, SC-2 세정 용액 또는 수용액을 5:1∼300:1의 비율로 혼합한 HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.Washing is performed using a BOE solution mixed at a ratio of 5: 1 to 500: 1, or a solution mixed with H2SO4 and H2O2 at a ratio of 2: 1 to 9: 1 is washed at a temperature of from room temperature to 150 ° C. Or a HF solution in which an SC-1, SC-2 cleaning solution or an aqueous solution is mixed at a ratio of 5: 1 to 300: 1. 제 1 항에 있어서, 상기 제2층간절연막은 SOD(Spin on Dielectric) 100∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.2. The method as claimed in claim 1, wherein the second interlayer dielectric layer is formed to have a thickness of 100 to 3000 microseconds (SOD). 제 1 항에 있어서, 상기 제2층간절연막은 실록산(siloxanes), 실리케이트(silicates), HSQ(hydrogen silsesquioxanes)로 구성된 그룹으로부터 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The method of claim 1, wherein the second interlayer insulating layer is formed using any one selected from the group consisting of siloxanes, silicates, and hydrogen silsesquioxanes (HSQs). . 제 1 항에 있어서, 상기 제2층간절연막은 SiH4와 H2O2 반응 소스를 사용하여 100Torr 이하의 압력하에서 웨이퍼의 플레이튼 온도가 -40∼50℃범위에서 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.The semiconductor device of claim 1, wherein the second interlayer dielectric layer is formed using a SiH 4 and H 2 O 2 reaction source at a platen temperature of -40 to 50 ° C. under a pressure of 100 Torr or less. Way.
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