KR20060076660A - Charge trap insulator memory device - Google Patents

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KR20060076660A
KR20060076660A KR1020040115423A KR20040115423A KR20060076660A KR 20060076660 A KR20060076660 A KR 20060076660A KR 1020040115423 A KR1020040115423 A KR 1020040115423A KR 20040115423 A KR20040115423 A KR 20040115423A KR 20060076660 A KR20060076660 A KR 20060076660A
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Abstract

본 발명의 차지 트랩 인슐레이터 메모리 장치는 나노 스케일(Nano scale) 차지 트랩 인슐레이터 메모리 장치에서 유지(retention) 특성을 향상시키고, 다수의 셀 절연층을 사용하여 다수의 차지 트랩 인슐레이터 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 기술을 개시한다. 이를 위해, 하부 워드라인; 상기 하부 워드라인 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성되어 데이터가 저장되는 차지 트랩 인슐레이터; 상기 차지 트랩 인슐레이터 게이트 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역;을 포함하는 것을 특징으로 한다.The charge trap insulator memory device of the present invention improves retention characteristics in a nano scale charge trap insulator memory device, and a plurality of charge trap insulator cell arrays are stacked in a vertical direction by using a plurality of cell insulating layers. To increase the cell integrated capacity. To this end, the lower word line; A P-type float channel formed on the lower word line to maintain a floating state; A charge trap insulator formed on the P-type float channel to store data; An upper word line formed in parallel with the lower word line on the charge trap insulator gate; And a P-type drain region and a P-type source region formed at both sides of the float channel.

Description

차지 트랩 인슐레이터 메모리 장치{Charge trap insulator memory device}Charge trap insulator memory device

도 1은 종래기술에 따른 차지 트랩 인슐레이터(Charge trap insulator) 메모리 장치의 메모리 셀의 단면도이다. 1 is a cross-sectional view of a memory cell of a charge trap insulator memory device according to the prior art.

도 2a 및 도 2b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 단위 메모리 셀 단면도이다. 2A and 2B are cross-sectional views of unit memory cells of a charge trap insulator memory device according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 3A and 3B are diagrams for explaining an operation of writing and reading the high level data " 1 " of the charge trap insulator memory device according to the present invention.

도 4는 도 3b에 도시된 데이터 "1"의 리드 동작을 나타낸 상세 개념도이다.4 is a detailed conceptual diagram illustrating a read operation of data "1" shown in FIG. 3B.

도 5a 및 도 5b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 5A and 5B are diagrams for describing an operation of writing and reading the low level data “0” of the charge trap insulator memory device according to the present invention.

도 6은 도 5b에 도시된 로우 레벨 데이터 "0"의 리드 동작을 나타낸 상세 개념도이다.FIG. 6 is a detailed conceptual diagram illustrating a read operation of the low level data “0” shown in FIG. 5B.

도 7은 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 레이아웃 평면도이다. 7 is a layout plan view of a charge trap insulator memory device according to the present invention.

도 8a는 도 5의 레이아웃 평면도에서 상부 워드라인 WL과 평행인 A-A' 방향의 단면도이다. 8A is a cross-sectional view taken along the line AA ′ parallel to the upper word line WL in the layout plan view of FIG. 5.

도 8b는 도 7의 레이아웃 평면도에서 상부 워드라인 WL과 수직인 B-B' 방향 의 단면도이다.FIG. 8B is a cross-sectional view taken along the line B-B 'perpendicular to the upper word line WL in the layout plan view of FIG.

도 9는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치가 다층 구조를 갖는 경우를 나타낸 단면도이다. 9 is a cross-sectional view illustrating a case in which a charge trap insulator memory device according to the present invention has a multilayer structure.

본 발명은 차지 트랩 인슐레이터(Charge trap insulator) 메모리 장치에 관한 것으로, 보다 상세하게는 나노 스케일(Nano scale) 차지 트랩 인슐레이터 메모리 장치에서 유지(retention) 특성을 향상시키고, 다수의 셀 절연층을 사용하여 다수의 차지 트랩 인슐레이터 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 기술이다.The present invention relates to a charge trap insulator memory device, and more particularly, to improve retention characteristics in a nano scale charge trap insulator memory device, and to use a plurality of cell insulating layers. A technology for increasing cell integration capacity by stacking a plurality of charge trap insulator cell arrays in a vertical direction.

도 1은 종래기술에 따른 차지 트랩 인슐레이터(Charge trap insulator) 메모리 장치의 메모리 셀의 단면도이다. 1 is a cross-sectional view of a memory cell of a charge trap insulator memory device according to the prior art.

차지 트랩 인슐레이터 메모리 장치의 메모리 셀은 P 형 기판(2) 상에 형성된 N 형 드레인 영역(4)과, N 형 소스 영역(6)을 포함하고, 채널 영역 상부에 순차적으로 형성되는 제 1 절연층(8), 차지 트랩 인슐레이터(10), 제 2 절연층(12), 및 워드라인(14)을 포함한다.The memory cell of the charge trap insulator memory device includes an N-type drain region 4 and an N-type source region 6 formed on the P-type substrate 2, and a first insulating layer sequentially formed on the channel region. (8), charge trap insulator 10, second insulating layer 12, and word line 14;

이러한 구성을 갖는 종래의 차지 트랩 인슐레이터 메모리 장치의 메모리 셀은 차지 트랩 인슐레이터(10)에 저장된 전하(Carge)의 상태에 의해 메모리 셀의 채널 저항이 달라지게 된다. In the memory cell of the conventional charge trap insulator memory device having such a configuration, the channel resistance of the memory cell is changed by the state of the charge (Carge) stored in the charge trap insulator 10.

즉, 차지 트랩 인슐레이터(10)에 전자가 저장되어 있으면 채널에 양(+)의 채널 전하를 유도하므로 메모리 셀은 고 저항 채널 상태가 되어 오프 상태가 된다.In other words, if electrons are stored in the charge trap insulator 10, positive channel charges are induced in the channel, and thus the memory cell is in a high resistance channel state and is turned off.

한편, 차지 트랩 인슐레이터(10)에 정공이 저장되어 있으면 채널에 음(-)의 채널 전하를 유도하므로 메모리 셀은 저 저항 채널 상태가 되어 온 상태가 된다.On the other hand, if holes are stored in the charge trap insulator 10, negative (-) channel charges are induced in the channel, and thus the memory cell is in a low resistance channel state.

이와 같이 차지 트랩 인슐레이터의 전하 종류를 선택하여 라이트함으로써 비휘발성 메모리 셀로써 동작할 수 있다.In this manner, the charge trap insulator can be selected and written to operate as a nonvolatile memory cell.

그러나, 상기한 종래의 차지 트랩 인슐레이터 메모리 장치의 메모리 셀은 셀 크기가 작아지면(Scale Down) 유지(Retention) 특성 등에 의해 정상적인 동작 구현이 어려워 지는 문제점이 있다.However, the memory cell of the above-described conventional charge trap insulator memory device has a problem in that it is difficult to implement a normal operation due to retention characteristics, etc., when the cell size decreases.

특히, 나노 스케일 레벨(Nano Scale Level)의 차지 트랩 인슐레이터 구조의 메모리 셀은 유지 특성이 저전압 스트레스에서도 약하게(Weak) 되어 리드 시에 워드라인에 임의의 전압을 인가하는 방법을 적용할 수 없는 문제점이 있다.In particular, the memory cells of the nano-scale level charge trap insulator structure have a weak holding property even at low voltage stress, and thus, a method of applying an arbitrary voltage to the word line at the time of read cannot be applied. have.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 나노 스케일 레벨의 차지 트랩 인슐레이터 구조의 메모리 셀이 저전압에서 동작이 가능하게 하는 것이다.An object of the present invention to solve the above problems is to enable the memory cell of the nanoscale level charge trap insulator structure to operate at a low voltage.

상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 다수의 셀 절연층을 사용하여 다수의 차지 트랩 인슐레이터 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 것이다.Another object of the present invention for solving the above problems is to increase the cell integration capacity by stacking a plurality of charge trap insulator cell array in a vertical direction using a plurality of cell insulating layers.

상기한 목적을 달성하기 위한 본 발명의 차지 트랩 인슐레이터 메모리 장치는 하부 워드라인; 상기 하부 워드라인 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성되어 데이터가 저장되는 차지 트랩 인슐레이터; 상기 차지 트랩 인슐레이터 게이트 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역;을 포함하는데, 상기 상부 워드라인과 상기 플로우트 채널의 전압차에 의해 상기 차지 트랩 인슐레이터에 해당하는 데이터를 라이트하고, 상기 하부 워드라인에 양의 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 한다.The charge trap insulator memory device of the present invention for achieving the above object is a lower word line; A P-type float channel formed on the lower word line to maintain a floating state; A charge trap insulator formed on the P-type float channel to store data; An upper word line formed in parallel with the lower word line on the charge trap insulator gate; And a P-type drain region and a P-type source region formed at both sides of the float channel, wherein data corresponding to the charge trap insulator is written by the voltage difference between the upper word line and the float channel, and the lower word. In a state in which a positive read voltage is applied to a line, different channel resistances are induced in the float channel according to the polarity state of the charge stored in the charge trap insulator to perform read operation of corresponding data.

또한, 상기한 목적을 달성하기 위한 본 발명의 차지 트랩 인슐레이터 메모리 장치는 하부 워드라인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P 형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 차지 트랩 인슐레이터; 상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및 상기 P형 플로우트 채널의 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역;을 포함하는데, 상기 상부 워드라인과 상기 플로우트 채널의 전압차에 의해 상기 차지 트랩 인슐레이터에 해당하는 데이터를 라이트하고, 상기 하부 워드라인에 양의 리드 전압을 인가 한 상태에서 상기 차지 트랩 인슐레이터에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 한다.In addition, the charge trap insulator memory device of the present invention for achieving the above object is a lower word line; A first insulating layer formed on the lower word line; A P-type float channel formed on the first insulating layer to maintain a floating state; A second insulating layer formed on the P-type float channel; A charge trap insulator formed on the second insulating layer to store charge; A third insulating layer formed on the charge trap insulator; An upper word line formed over the third insulating layer; And a P-type drain region and a P-type source region formed at both sides of the P-type float channel, wherein data corresponding to the charge trap insulator is written by the voltage difference between the upper word line and the float channel, and In a state in which a positive read voltage is applied to a lower word line, different channel resistances are induced in the float channel according to the polarity state of the charge stored in the charge trap insulator to perform read operation of the corresponding data.

또한, 상기한 목적을 달성하기 위한 본 발명의 차지 트랩 인슐레이터 메모리 장치는 다수의 차지 트랩 인슐레이터 메모리 셀을 포함하고, 다층으로 적층된 다수의 단위 메모리 셀 어레이를 포함하는데, 상기 차지 트랩 인슐레이터 메모리 셀은 하부 워드라인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 차지 트랩 인슐레이터; 상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하고, 상기 상부 워드라인과 상기 플로우트 채널의 전압차에 의해 상기 차지 트랩 인슐레이터에 해당하는 데이터를 라이트하고, 상기 하부 워드라인에 양의 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 한다.In addition, the charge trap insulator memory device of the present invention for achieving the above object includes a plurality of charge trap insulator memory cells, a plurality of unit memory cell array stacked in a multi-layer, the charge trap insulator memory cells Lower word line; A first insulating layer formed on the lower word line; A P-type float channel formed on the first insulating layer to maintain a floating state; A second insulating layer formed on the P-type float channel; A charge trap insulator formed on the second insulating layer to store charge; A third insulating layer formed on the charge trap insulator; An upper word line formed over the third insulating layer; And an N-type drain region and an N-type source region formed on both sides of the float channel, and writes data corresponding to the charge trap insulator by the voltage difference between the upper word line and the float channel, and the lower word. In a state in which a positive read voltage is applied to a line, different channel resistances are induced in the float channel according to the polarity state of the charge stored in the charge trap insulator to perform read operation of corresponding data.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같 다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 단위 메모리 셀 단면도이다. 2A and 2B are cross-sectional views of unit memory cells of a charge trap insulator memory device according to the present invention.

도 2a는 워드라인과 평행인 방향으로 절단한 단위 메모리 셀의 단면도이다. 2A is a cross-sectional view of a unit memory cell cut in a direction parallel to a word line.

먼저, 하부(Bottom) 워드라인(16)이 최하부층에 형성되고, 상부 워드라인(18)이 최상부층에 형성된다. 하부 워드라인(16)과 상부 워드라인은 서로 평행하게 배치되고, 동일한 로우 어드레스 디코더에 의해 구동된다. First, a bottom word line 16 is formed on the bottom layer, and an upper word line 18 is formed on the top layer. The lower word line 16 and the upper word line are arranged parallel to each other and driven by the same row address decoder.

하부 워드라인(10)의 상부에는 제 1 절연층(20), 플로우트 채널(22), 제 2 절연층(24), 차지 트랩 인슐레이터(26), 및 제 3 절연층(28)이 순차적으로 형성된다. 여기서, 플로우트 채널(22)은 P 형 반도체를 사용하여 형성한다. The first insulating layer 20, the float channel 22, the second insulating layer 24, the charge trap insulator 26, and the third insulating layer 28 are sequentially formed on the lower word line 10. do. Here, the float channel 22 is formed using a P-type semiconductor.

도 2b는 워드라인과 수직인 방향으로 절단한 단위 메모리 셀의 단면도이다. 2B is a cross-sectional view of the unit memory cell cut in a direction perpendicular to the word line.

먼저, 하부(Bottom) 워드라인(16)이 최하부층에 형성되고, 상부 워드라인(18)이 최상부층에 형성된다. 하부 워드라인(16)과 상부 워드라인은 서로 평행하게 배치된다. First, a bottom word line 16 is formed on the bottom layer, and an upper word line 18 is formed on the top layer. The lower word line 16 and the upper word line are arranged in parallel with each other.

하부 워드라인(10)의 상부에는 제 1 절연층(20), 플로우트 채널(22), 제 2 절연층(24), 차지 트랩 인슐레이터(26), 및 제 3 절연층(28)이 순차적으로 형성된다. 또한, 플로우트 채널(22)의 양측에 N 형 드레인(30) 및 N 형 소스(32)가 형성된다.The first insulating layer 20, the float channel 22, the second insulating layer 24, the charge trap insulator 26, and the third insulating layer 28 are sequentially formed on the lower word line 10. do. In addition, an N type drain 30 and an N type source 32 are formed on both sides of the float channel 22.

여기서, 플로우트 채널(22), P 형 드레인(30) 및 P 형 소스(32)는 탄소 나노 튜브(Carbon Nano Tube) 형태가 되거나, 실리콘(Silicon), 게르마늄(Ge), 유기 반 도체(Organic Semiconductor) 등 기타 재료로 형성될 수 있다.Here, the float channel 22, the P-type drain 30, and the P-type source 32 may be in the form of carbon nanotubes, silicon, germanium, or organic semiconductors. ) And other materials.

이와 같이 형성된 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 단위 메모리 셀은 차지 트랩 인슐레이터(26)에 저장된 전하의 상태에 따라 메모리 셀의 채널 저항이 변한다. In the unit memory cell of the charge trap insulator memory device according to the present invention formed as described above, the channel resistance of the memory cell changes according to the state of charge stored in the charge trap insulator 26.

즉, 차지 트랩 인슐레이터(26)에 전자가 저장되어 있으면, 메모리 셀의 채널에 양(+)의 채널 전하를 유도하므로 메모리 셀은 고 저항 채널 상태로써 오프 상태가 된다.That is, if electrons are stored in the charge trap insulator 26, positive channel charges are induced in the channel of the memory cell, and thus the memory cell is turned off as a high resistance channel state.

한편, 차지 트랩 인슐레이터(26)에 정공이 저장되어 있으면 채널에 음(-)의 전하를 유도하므로 메모리 셀은 저 저항 채널 상태로써 온 상태가 된다.On the other hand, if holes are stored in the charge trap insulator 26, negative charges are induced in the channel, and thus the memory cell is turned on in the low resistance channel state.

이와 같이 차지 트랩 인슐레이터(26)의 전하 종류를 선택하여 라이트 함으로써 비휘발성 메모리 셀로써 동작할 수 있다.In this way, the charge trap insulator 26 can be selected and written to operate as a nonvolatile memory cell.

도 3a 및 도 3b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 3A and 3B are diagrams for explaining an operation of writing and reading the high level data " 1 " of the charge trap insulator memory device according to the present invention.

먼저, 도 3a는 하이 레벨 데이터 "1"의 라이트 동작을 나타낸 개념도이다.First, FIG. 3A is a conceptual diagram illustrating a write operation of high level data "1".

하부 워드라인(16)에 양의 건압 +V을 인가하고, 상부 워드라인(18)에 음의 전압 -V을 인가한다. 이때, 드레인 영역(30)과 소스 영역(32)은 접지 전압 GND 상태가 되도록 한다. A positive dry voltage + V is applied to the lower word line 16 and a negative voltage -V is applied to the upper word line 18. At this time, the drain region 30 and the source region 32 are in a ground voltage GND state.

이러한 경우 제 1 절연층(20), 제 2 절연층(24) 및 제 3 절연층(28) 사이의 캐패시터의 전압 분배에 의해 차지 트랩 인슐레이터(26)와 채널 영역(22) 사이에 전압이 가해지면, 차지 트랩 인슐레이터(26)에 양의 전하가 축적되기 위해 전자가 채널 영역으로 방출된다. 따라서, 차지 트랩 인슐레이터(26)는 양의 전하가 축적된 상태가 된다.In this case, a voltage is applied between the charge trap insulator 26 and the channel region 22 by the voltage distribution of the capacitor between the first insulating layer 20, the second insulating layer 24, and the third insulating layer 28. Ground, electrons are released into the channel region in order to accumulate positive charge in the charge trap insulator 26. Therefore, the charge trap insulator 26 is in a state where positive charges are accumulated.

한편, 도 3b는 하이 레벨 데이터 "1"의 리드 동작을 나타낸 개념도이다.3B is a conceptual diagram showing a read operation of the high level data "1".

상부 워드라인(18)에 접지 전압 GND을 인가하고, 하부 워드라인(16)에 양의 전압 +Vread을 인가하면, 채널 영역(22)의 상부(22a)와 하부(22b)에 음의 전하가 유도되어 공핍(Depletion)층이 각각 형성되어 전류 경로를 차단하여 채널 영역(22)은 오프 상태가 된다. When the ground voltage GND is applied to the upper word line 18 and a positive voltage + Vread is applied to the lower word line 16, negative charges are applied to the upper and lower portions 22a and 22b of the channel region 22. Induced depletion layers are formed respectively to block the current path so that the channel region 22 is turned off.

도 4는 도 3b에 도시된 데이터 "1"의 리드 동작을 나타낸 상세 개념도이다.4 is a detailed conceptual diagram illustrating a read operation of data "1" shown in FIG. 3B.

차지 트랩 인슐레이터(26)에 저장된 양의 전하에 의해 채널(22)의 상부(22a)에 공핍층이 형성되고, 하부 워드라인(16)에 접지전압 GND 또는 양의 전압 +Vread을 인가하면 채널(22)의 하부(22b)에도 공핍층이 형성되어 상부와 하부의 공핍층(22a, 22b)에 의해 채널(22)의 전류 경로가 차단되어 고 저항 상태가 되어 오프 상태가 된다.The depletion layer is formed on the upper portion 22a of the channel 22 by the positive charge stored in the charge trap insulator 26, and when the ground word GND or the positive voltage + Vread is applied to the lower word line 16, the channel ( A depletion layer is also formed on the lower part 22b of 22, and the current path of the channel 22 is blocked by the upper and lower depletion layers 22a and 22b, thereby turning off the high resistance state.

이때, 드레인(30)과 소스(32) 사이에 약간의 전압차를 주면 채널(22)은 오프되어 있기 때문에 적은 오프 전류가 흐른다.At this time, if a slight voltage difference is applied between the drain 30 and the source 32, the channel 22 is off, so that a small off current flows.

도 5a 및 도 5b는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 5A and 5B are diagrams for describing an operation of writing and reading the low level data “0” of the charge trap insulator memory device according to the present invention.

먼저, 도 5a는 로우 레벨 데이터 "0"의 라이트 동작을 나타낸 개념도이다.First, FIG. 5A is a conceptual diagram illustrating a write operation of low level data "0".

드레인 영역(30), 소스 영역(32), 하부 워드라인(18)에 음의 전압 -V을 인가하고, 상부 워드라인(18)에 접지전압 GND을 인가하면, 채널 영역(22)의 전자가 차 지 트랩 인슐레이터(26)로 이동하여 차지 트랩 인슐레이터(26)에 전자가 축적된다.When the negative voltage -V is applied to the drain region 30, the source region 32, and the lower word line 18, and the ground voltage GND is applied to the upper word line 18, the electrons of the channel region 22 Moving to the charge trap insulator 26, electrons are accumulated in the charge trap insulator 26.

도 5b는 로우 레벨 데이터 "0"의 리드 동작을 나타낸 개념도이다.5B is a conceptual diagram illustrating a read operation of the low level data "0".

하부 워드라인(16) 및 상부 워드라인(18)에 접지 전압 GND을 인가하고, 드레인 영역(30) 및 소스 영역(32) 사이에 약간의 전압차를 주면 채널이 온되어 있으므로 많은 온 전류가 흐른다.If a ground voltage GND is applied to the lower word line 16 and the upper word line 18, and a slight voltage difference is applied between the drain region 30 and the source region 32, a large on current flows because the channel is turned on. .

도 6은 도 5b에 도시된 로우 레벨 데이터 "0"의 리드 동작을 나타낸 상세 개념도이다.FIG. 6 is a detailed conceptual diagram illustrating a read operation of the low level data “0” shown in FIG. 5B.

하부 워드라인(16)에 양의 전압 +Vread이 인가되어 채널(22)의 하부(22b)에 공핍층이 형성되지만, 채널(22)의 상부에는 공핍층이 형성되지 않아 이 영역을 통해 전류가 잘 흐른다.A positive voltage + Vread is applied to the lower word line 16 to form a depletion layer on the lower portion 22b of the channel 22. However, a depletion layer is not formed on the upper portion of the channel 22. It flows well.

이때, 드레인(30)과 소스(32) 사이에 약간의 전압차를 주어도 채널(22)이 온 되어 있으므로 많은 온 전류가 흐른다.At this time, even if a slight voltage difference is applied between the drain 30 and the source 32, since the channel 22 is on, a large amount of on current flows.

이왁 같이, 리드 모드에서는 상부 워드라인(18) 및 하부 워드라인(16)을 접지 전압 GND으로 설정하여 차지 트랩 인슐레이터(26)에 전압 스트레스가 가해지지 않아 메모리 셀의 유지 특성이 향상된다.As described above, in the read mode, the upper word line 18 and the lower word line 16 are set to the ground voltage GND so that voltage stress is not applied to the charge trap insulator 26, thereby improving the retention characteristics of the memory cell.

따라서, 본 발명의 나노 스케일 레벨(Nano scale level)의 차지 트랩 인슐레이터 구조의 공핍층 채널 메모리 셀(Depletion Channel Memory Cell)는 저전압 동작이 가능하다.Accordingly, the depletion channel memory cell of the nanoscale level charge trap insulator structure of the present invention is capable of low voltage operation.

도 7은 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치의 레이아웃 평면도이다. 7 is a layout plan view of a charge trap insulator memory device according to the present invention.

도 7을 참조하면, 다수의 상부 워드라인 WL과 다수의 비트 라인 BL의 교차점에 단위 메모리 셀 UC이 배치된다.Referring to FIG. 7, a unit memory cell UC is disposed at an intersection point of a plurality of upper word lines WL and a plurality of bit lines BL.

상부 워드라인 WL과 하부 워드라인 BWL이 서로 동일한 방향으로 평행하게 배치되고, 비트 라인 BL은 상부 워드라인 WL과 수직한 방향으로 배치된다.The upper word line WL and the lower word line BWL are disposed parallel to each other in the same direction, and the bit line BL is disposed in a direction perpendicular to the upper word line WL.

도 8a는 도 5의 레이아웃 평면도에서 상부 워드라인 WL과 평행인 A-A' 방향의 단면도이다. 8A is a cross-sectional view taken along the line AA ′ parallel to the upper word line WL in the layout plan view of FIG. 5.

도 8a를 참조하면, 동일한 하부 워드라인(16) BWL_1 및 상부 워드라인(18) WL_1에 칼럼 방향으로 다수의 단위 메모리 셀 UC이 형성된다.Referring to FIG. 8A, a plurality of unit memory cells UC are formed in the column direction on the same lower word line 16 BWL_1 and the upper word line 18 WL_1.

도 8b는 도 7의 레이아웃 평면도에서 상부 워드라인 WL과 수직인 B-B' 방향의 단면도이다.FIG. 8B is a cross-sectional view taken along the line B-B 'perpendicular to the upper word line WL in the layout plan view of FIG.

도 8b를 참조하면, 동일한 비트 라인 BL_1에 로우 방향으로 다수의 단위 메모리 셀 UC이 형성된다.Referring to FIG. 8B, a plurality of unit memory cells UC are formed in the row direction on the same bit line BL_1.

도 9는 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치가 다층 구조를 갖는 경우를 나타낸 단면도이다. 9 is a cross-sectional view illustrating a case in which a charge trap insulator memory device according to the present invention has a multilayer structure.

도 9를 참조하면, 다수의 셀 절연층(Cell Oxide Layer) COL을 형성하여 다수의 차지 트랩 인슐레이터 셀 어레이가 단면 방향으로 적층되는 구조이다. 따라서, 동일한 면적에 셀의 집적 용량을 적층 수만큼 높일 수 있다.Referring to FIG. 9, a plurality of cell oxide layer COLs are formed to stack a plurality of charge trap insulator cell arrays in a cross-sectional direction. Therefore, the integrated capacity of the cells can be increased by the number of stacked layers in the same area.

이상에서 설명한 바와 같이, 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치는 나노 스케일 레벨의 차지 트랩 인슐레이터를 이용한 메모리 셀 구조에서 스 케일 다운(Scale Down) 현상을 극복할 수 있는 효과가 있다.As described above, the charge trap insulator memory device according to the present invention has an effect of overcoming a scale down phenomenon in a memory cell structure using a nano trapped charge trap insulator.

또한, 본 발명에 따른 차지 트랩 인슐레이터 메모리 장치는 다수의 셀 절연층을 이용하여 다수의 차지 트랩 인슐레이터 셀 어레이를 단면 방향으로 적층하여 셀의 집적 용량을 셀 어레이의 적층 수만큼 높일 수 있는 효과가 있다.In addition, the charge trap insulator memory device according to the present invention has the effect of stacking a plurality of charge trap insulator cell arrays in a cross-sectional direction using a plurality of cell insulating layers to increase the integrated capacity of a cell by the number of stacks of the cell array. .

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are claimed in the following claims It should be seen as belonging to a range.

Claims (16)

하부 워드라인;Lower word line; 상기 하부 워드라인 상부에 형성된 제 1 절연층;A first insulating layer formed on the lower word line; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널;A P-type float channel formed on the first insulating layer to maintain a floating state; 상기 P 형 플로우트 채널 상부에 형성된 제 2 절연층;A second insulating layer formed on the P-type float channel; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 차지 트랩 인슐레이터;A charge trap insulator formed on the second insulating layer to store charge; 상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; A third insulating layer formed on the charge trap insulator; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및An upper word line formed over the third insulating layer; And 상기 P형 플로우트 채널의 양측에 형성된 P 형 드레인 영역 및 P 형 소스 영역;을 포함하는데, It includes; P-type drain region and P-type source region formed on both sides of the P-type float channel, 상기 상부 워드라인과 상기 플로우트 채널의 전압차에 의해 상기 차지 트랩 인슐레이터에 해당하는 데이터를 라이트하고,Write data corresponding to the charge trap insulator by the voltage difference between the upper word line and the float channel; 상기 하부 워드라인에 양의 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. In a state in which a positive read voltage is applied to the lower word line, different channel resistances are induced in the float channel according to the polarity of the charge stored in the charge trap insulator to perform read operation of corresponding data. Charge trap insulator memory device. 제 1 항에 있어서, The method of claim 1, 상기 P 형 플로우트 채널 및 P 형 드레인 영역 및 P 형 소스 영역은 탄소 나노 튜브, 실리콘, 게르마늄, 유기 반도체 중 적어도 어느 하나로 이루어짐을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. And the P-type float channel, the P-type drain region, and the P-type source region are formed of at least one of carbon nanotubes, silicon, germanium, and an organic semiconductor. 제 1 항에 있어서, The method of claim 1, 상기 플로우트 채널은 상기 차지 트랩 인슐레이터에 전자가 저장되어 있으면 양의 전하가 유도되어 저저항 상태가 되어 온 상태가 되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel charge trap insulator memory device, characterized in that the charge trap insulator is in a state where the positive charge is induced when the electron is stored in the low-resistance state. 제 1 항에 있어서, The method of claim 1, 상기 플로우트 채널은 상기 차지 트랩 인슐레이터에 정공이 저장되어 있으면 음의 전하가 유도되어 고저항 상태가 되어 오프 상태가 되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel charge trap insulator memory device, characterized in that when the hole is stored in the charge trap insulator, a negative charge is induced to become a high resistance state and turned off. 제 1 항에 있어서, The method of claim 1, 상기 차지 트랩 인슐레이터는 상기 상부 워드라인에 음의 전압을, 상기 하부 워드라인에 양의 전압을, 상기 드레인 영역과 상기 소스 영역에 접지 전압을 인가하여 전자를 상기 플로우트 채널로 방출하여 하이 레벨 데이터를 라이트 하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The charge trap insulator emits electrons to the float channel by applying a negative voltage to the upper word line, a positive voltage to the lower word line, and a ground voltage to the drain region and the source region to emit high level data. Charge trap insulator memory device, characterized in that the writing. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 채널은 상기 하부 워드라인에 양의 전압을 인가하고, 상기 상부 워드라인에 접지 전압을 인가하여 상기 차지 트랩 인슐레이터에 저장된 정공에 의해 오프되어 하이 레벨 데이터를 리드하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel applies a positive voltage to the lower word line and a ground voltage to the upper word line to be turned off by holes stored in the charge trap insulator to lead to high level data. Memory device. 제 1 항에 있어서, The method of claim 1, 상기 차지 트랩 인슐레이터는 상기 상부 워드라인에 접지전압을, 상기 하부 워드라인, 상기 드레인 영역 및 상기 소스 영역에 음의 전압을 인가하여 상기 플로우트 채널의 전자가 유입되어 로우 레벨 데이터를 라이트 하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The charge trap insulator applies a ground voltage to the upper word line and a negative voltage to the lower word line, the drain region, and the source region to inject electrons in the float channel to write low-level data. Charge trap insulator memory device. 제 7 항에 있어서, The method of claim 7, wherein 상기 플로우트 채널은 상기 상부 워드라인에 접지 전압을, 상기 하부 워드라인에 양의 전압을 인가하여 상기 차지 트랩 인슐레이터에 저장된 전자에 의해 온되어 로우 레벨 데이터를 리드하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel is turned on by the electrons stored in the charge trap insulator by applying a ground voltage to the upper word line and a positive voltage to the lower word line to charge low level data. . 다수의 차지 트랩 인슐레이터 메모리 셀을 포함하고, 다층으로 적층된 다수의 단위 메모리 셀 어레이를 포함하는데, It includes a plurality of charge trap insulator memory cells, and comprises a plurality of unit memory cell array stacked in multiple layers, 상기 차지 트랩 인슐레이터 메모리 셀은 The charge trap insulator memory cell is 하부 워드라인;Lower word line; 상기 하부 워드라인 상부에 형성된 제 1 절연층;A first insulating layer formed on the lower word line; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널;A P-type float channel formed on the first insulating layer to maintain a floating state; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층;A second insulating layer formed on the P-type float channel; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 차지 트랩 인슐레이터;A charge trap insulator formed on the second insulating layer to store charge; 상기 차지 트랩 인슐레이터 상부에 형성된 제 3 절연층; A third insulating layer formed on the charge trap insulator; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및An upper word line formed over the third insulating layer; And 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하고,N-type drain region and N-type source region formed on both sides of the float channel; 상기 상부 워드라인과 상기 플로우트 채널의 전압차에 의해 상기 차지 트랩 인슐레이터에 해당하는 데이터를 라이트하고,Write data corresponding to the charge trap insulator by the voltage difference between the upper word line and the float channel; 상기 하부 워드라인에 양의 리드 전압을 인가한 상태에서 상기 차지 트랩 인슐레이터에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. In a state in which a positive read voltage is applied to the lower word line, different channel resistances are induced in the float channel according to the polarity of the charge stored in the charge trap insulator to perform read operation of corresponding data. Charge trap insulator memory device. 제 9 항에 있어서, The method of claim 9, 상기 P형 플로우트 채널 및 P 형 드레인 영역 및 P 형 소스 영역은 탄소 나 노 튜브, 실리콘, 게르마늄, 유기 반도체 중 적어도 어느 하나로 이루어짐을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. And the P-type float channel, the P-type drain region, and the P-type source region are formed of at least one of carbon nanotubes, silicon, germanium, and an organic semiconductor. 제 9 항에 있어서, The method of claim 9, 상기 플로우트 채널은 상기 차지 트랩 인슐레이터에 전자가 저장되어 있으면 양의 전하가 유도되어 저저항 상태가 되어 온 상태가 되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel charge trap insulator memory device, characterized in that the charge trap insulator is in a state where the positive charge is induced when the electron is stored in the low-resistance state. 제 9 항에 있어서, The method of claim 9, 상기 플로우트 채널은 상기 차지 트랩 인슐레이터에 정공이 저장되어 있으면 음의 전하가 유도되어 고저항 상태가 되어 오프 상태가 되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel charge trap insulator memory device, characterized in that when the hole is stored in the charge trap insulator, a negative charge is induced to become a high resistance state and turned off. 제 9 항에 있어서, The method of claim 9, 상기 차지 트랩 인슐레이터는 상기 상부 워드라인에 음의 전압을, 상기 하부 워드라인에 양의 전압을, 상기 드레인 영역과 상기 소스 영역에 접지 전압을 인가하여 전자를 상기 플로우트 채널로 방출하여 하이 레벨 데이터를 라이트 하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The charge trap insulator emits electrons to the float channel by applying a negative voltage to the upper word line, a positive voltage to the lower word line, and a ground voltage to the drain region and the source region to emit high level data. Charge trap insulator memory device, characterized in that the writing. 제 13 항에 있어서, The method of claim 13, 상기 플로우트 채널은 상기 하부 워드라인에 양의 전압을 인가하고, 상기 상부 워드라인에 접지 전압을 인가하여 상기 차지 트랩 인슐레이터에 저장된 정공에 의해 오프되어 하이 레벨 데이터를 리드하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel applies a positive voltage to the lower word line and a ground voltage to the upper word line to be turned off by holes stored in the charge trap insulator to lead to high level data. Memory device. 제 9 항에 있어서, The method of claim 9, 상기 차지 트랩 인슐레이터는 상기 상부 워드라인에 접지전압을, 상기 하부 워드라인, 상기 드레인 영역 및 상기 소스 영역에 음의 전압을 인가하여 상기 플로우트 채널의 전자가 유입되어 로우 레벨 데이터를 라이트 하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The charge trap insulator applies a ground voltage to the upper word line and a negative voltage to the lower word line, the drain region, and the source region to inject electrons in the float channel to write low-level data. Charge trap insulator memory device. 제 15 항에 있어서, The method of claim 15, 상기 플로우트 채널은 상기 상부 워드라인에 접지 전압을, 상기 하부 워드라인에 양의 전압을 인가하여 상기 차지 트랩 인슐레이터에 저장된 전자에 의해 온되어 로우 레벨 데이터를 리드하는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치. The float channel is turned on by the electrons stored in the charge trap insulator by applying a ground voltage to the upper word line and a positive voltage to the lower word line to charge low level data. .
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