KR100605782B1 - Float gate memory device - Google Patents

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안진홍
이재진
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Abstract

본 발명의 플로우트 게이트 메모리 장치는 나노 스케일(Nano scale) 플로우트 게이트 메모리 장치에서 유지 특성을 향상시키고, 다수의 셀 절연층을 사용하여 다수의 플로우트 게이트 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 기술을 개시한다. 이를 위해, 하부 워드라인; 상기 하부 워드라인 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성되어 데이터가 저장되는 플로우트 게이트; 상기 플로우트 게이트 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하는 것을 특징으로 한다.The float gate memory device of the present invention improves retention characteristics in a nano scale float gate memory device, and increases the cell integration capacity by stacking a plurality of float gate cell arrays in a vertical direction by using a plurality of cell insulating layers. Discuss the technique. To this end, the lower word line; A P-type float channel formed on the lower word line to maintain a floating state; A float gate formed on the P-type float channel to store data; An upper word line formed in parallel with the lower word line on the float gate; And an N-type drain region and an N-type source region formed at both sides of the float channel.

Description

플로우트 게이트 메모리 장치{Float gate memory device}Float gate memory device

도 1은 종래기술에 따른 플로우트 게이트(Float Gate) 메모리 장치의 메모리 셀의 단면도이다. 1 is a cross-sectional view of a memory cell of a float gate memory device according to the prior art.

도 2a 및 도 2b는 본 발명에 따른 플로우트 게이트 메모리 장치의 단위 메모리 셀 단면도이다. 2A and 2B are cross-sectional views of unit memory cells of a float gate memory device according to the present invention.

도 3a 및 도 3b는 본 발명에 따른 플로우트 게이트 메모리 장치의 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 3A and 3B are diagrams for describing an operation of writing and reading the high level data "1" of the float gate memory device according to the present invention.

도 4a 및 도 4b는 본 발명에 따른 플로우트 게이트 메모리 장치의 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 4A and 4B are diagrams for describing an operation of writing and reading the low level data “0” of the float gate memory device according to the present invention.

도 5는 본 발명에 따른 플로우트 게이트 메모리 장치의 레이아웃 평면도이다. 5 is a layout plan view of a float gate memory device according to the present invention.

도 6a는 도 5의 레이아웃 평면도에서 워드라인 WL과 평행인 A-A' 방향의 단면도이다. 6A is a cross-sectional view taken along the line AA ′ parallel to the word line WL in the layout plan view of FIG. 5.

도 6b는 도 5의 레이아웃 평면도에서 워드라인 WL과 수직인 B-B' 방향의 단면도이다.6B is a cross-sectional view taken along the line BB ′ perpendicular to the word line WL in the layout plan view of FIG. 5.

도 7은 본 발명에 따른 플로우트 게이트 메모리 장치가 다층 구조를 갖는 경우를 나타낸 단면도이다. 7 is a cross-sectional view illustrating a float gate memory device having a multilayer structure according to the present invention.

도 8은 본 발명에 따른 플로우트 게이트 메모리 장치의 다른 실시예를 나타낸 레이아웃 평면도이다. 8 is a layout plan view showing another embodiment of the float gate memory device according to the present invention.

도 9a는 도 8의 레이아웃 평면도에서 워드라인 WL과 평행으로 C-C' 방향의 단면도이다. FIG. 9A is a cross-sectional view taken along the line CC ′ parallel to the word line WL in the layout plan view of FIG. 8.

도 9b는 도 8의 레이아웃 평면도에서 워드라인 WL과 수직인 D-D' 방향의 단면도이다.FIG. 9B is a cross-sectional view taken along the line D-D 'perpendicular to the word line WL in the layout plan view of FIG.

도 10은 본 발명의 다른 실시예에 따른 플로우트 게이트 메모리 장치가 다층 구조를 갖는 경우를 나타낸 단면도이다. 10 is a cross-sectional view illustrating a float gate memory device having a multilayer structure according to another exemplary embodiment of the present invention.

본 발명은 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 나노 스케일(Nano scale) 플로우트 게이트 메모리 장치에서 유지 특성을 향상시키고, 다수의 셀 절연층을 사용하여 다수의 플로우트 게이트 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 기술이다.The present invention relates to a flash memory device, and more particularly, to improve retention characteristics in a nano scale float gate memory device, and to stack a plurality of float gate cell arrays in a vertical direction using a plurality of cell insulating layers. Technology to increase cell integration capacity.

도 1은 종래기술에 따른 플로우트 게이트(Float Gate) 메모리 장치의 메모리 셀의 단면도이다. 1 is a cross-sectional view of a memory cell of a float gate memory device according to the prior art.

플로우트 게이트 메모리 장치의 메모리 셀은 P 형 기판(2) 상에 형성된 N 형 드레인 영역(4)과, N 형 소스 영역(6)을 포함하고, 채널 영역 상부에 순차적으로 형성되는 제 1 절연층(8), 플로우트 게이트(10), 제 2 절연층(12), 및 워드라인 (14)을 포함한다.The memory cell of the float gate memory device includes an N-type drain region 4 and an N-type source region 6 formed on the P-type substrate 2, and includes a first insulating layer sequentially formed on the channel region. 8), a float gate 10, a second insulating layer 12, and a word line 14.

이러한 구성을 갖는 종래의 플로우트 게이트 메모리 장치의 메모리 셀은 플로우트 게이트(10)에 저장된 전하(Carge)의 상태에 의해 메모리 셀의 채널 저항이 달라지게 된다. In the memory cell of the conventional float gate memory device having such a configuration, the channel resistance of the memory cell is changed by the state of the charge (Carge) stored in the float gate 10.

즉, 플로우트 게이트에 전자가 저장되어 있으면 채널에 양(+)의 채널 전하를 유도하므로 메모리 셀은 고 저항 채널 상태가 되어 오프 상태가 된다.That is, if electrons are stored in the float gate, positive channel charges are induced in the channel, so that the memory cell is in a high resistance channel state and is turned off.

한편, 플로우트 게이트에 정공이 저장되어 있으면 채널에 음(-)의 채널 전하를 유도하므로 메모리 셀은 저 저항 채널 상태가 되어 온 상태가 된다.On the other hand, if holes are stored in the float gate, negative channel charges are induced in the channel, and thus the memory cell is in a low resistance channel state.

이와 같이 플로우트 게이트의 전하 종류를 선택하여 라이트함으로써 비휘발성 메모리 셀로써 동작할 수 있다.In this way, the charge type of the float gate is selected and written to operate as a nonvolatile memory cell.

그러나, 상기한 종래의 플로우트 게이트 메모리 장치의 메모리 셀은 셀 크기가 작아지면(Scale Down) 유지(Retention) 특성 등에 의해 정상적인 동작 구현이 어려워 지는 문제점이 있다.However, the memory cell of the above-described conventional float gate memory device has a problem in that it is difficult to implement normal operation due to a scale down and retention characteristics.

특히, 나노 스케일 레벨(Nano Scale Level)의 플로우트 게이트 구조의 메모리 셀은 유지 특성이 저전압 스트레스에서도 약하게(Weak) 되어 리드 시에 워드라인에 임의의 전압을 인가하는 방법을 적용할 수 없는 문제점이 있다.In particular, the memory cell of the nanoscale level float gate structure is weak in low voltage stress, so that a method of applying an arbitrary voltage to the word line at the time of reading cannot be applied. .

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 나노 스케일 레벨의 플로우트 게이트 구조의 메모리 셀이 저전압에서 동작이 가능하게 하는 것이다.An object of the present invention for solving the above problems is to enable the memory cell of the nano gate-level float gate structure to operate at a low voltage.

상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 다수의 셀 절연 층을 사용하여 다수의 플로우트 게이트 셀 어레이가 수직 방향으로 적층하여 셀 집적 용량을 높이는 것이다.Another object of the present invention for solving the above problems is to increase the cell integration capacity by stacking a plurality of float gate cell arrays in a vertical direction using a plurality of cell insulating layers.

상기한 목적을 달성하기 위한 본 발명의 플로우트 게이트 메모리 장치는 하부 워드라인; 상기 하부 워드라인 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성되어 데이터가 저장되는 플로우트 게이트; 상기 플로우트 게이트 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하는데, 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 한다.Float gate memory device of the present invention for achieving the above object is a lower word line; A P-type float channel formed on the lower word line to maintain a floating state; A float gate formed on the P-type float channel to store data; An upper word line formed in parallel with the lower word line on the float gate; And an N-type drain region and an N-type source region formed at both sides of the float channel, wherein the data corresponding to the float gate is written according to the level state of the upper word line while the lower word line is selected, According to the polarity state of the charge stored in the float gate, it is characterized in that to drive different channel resistance to the float channel to perform a read operation of the corresponding data.

또한, 상기한 목적을 달성하기 위한 본 발명의 플로우트 게이트 메모리 장치는 하부 워드라인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 플로우트 게이트; 상기 플로우트 게이트 상부에 형성된 제 3 절연층; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하는데, 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 데이타를 리드하는 것을 특징으로 한다.In addition, the float gate memory device of the present invention for achieving the above object is a lower word line; A first insulating layer formed on the lower word line; A P-type float channel formed on the first insulating layer to maintain a floating state; A second insulating layer formed on the P-type float channel; A float gate formed on the second insulating layer and storing charge; A third insulating layer formed on the float gate; An upper word line formed over the third insulating layer; And an N-type drain region and an N-type source region formed at both sides of the float channel, wherein the data corresponding to the float gate is written according to the level state of the upper word line while the lower word line is selected, The data may be read by inducing different channel resistances to the float channel according to the polarity state of the charge stored in the float gate.

또한, 상기한 목적을 달성하기 위한 본 발명의 플로우트 게이트 메모리 장치는 다수의 플로우트 게이트 메모리 셀을 포함하고, 다층으로 적층된 다수의 단위 메모리 셀 어레이를 포함하는데, 상기 플로우트 게이트 메모리 셀은 하부 워드라인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 플로우트 게이트; 상기 플로우트 게이트 상부에 형성된 제 3 절연층; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하고, 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 데이타를 리드하는 것을 특징으로 한다.In addition, the float gate memory device of the present invention for achieving the above object includes a plurality of float gate memory cells, a plurality of unit memory cell array stacked in a multi-layer, the float gate memory cell is a lower word line ; A first insulating layer formed on the lower word line; A P-type float channel formed on the first insulating layer to maintain a floating state; A second insulating layer formed on the P-type float channel; A float gate formed on the second insulating layer and storing charge; A third insulating layer formed on the float gate; An upper word line formed over the third insulating layer; And an N-type drain region and an N-type source region formed on both sides of the float channel, wherein the data corresponding to the float gate is written according to the level of the upper word line while the lower word line is selected. The data may be read by inducing different channel resistances to the float channel according to the polarity state of the charge stored in the float gate.

또한, 상기한 목적을 달성하기 위한 본 발명의 플로우트 게이트 메모리 장치는 다수의 플로우트 게이트 메모리 셀을 포함하고, 다층으로 적층된 다수의 단위 메모리 셀 어레이를 포함하는데, 상기 플로우트 게이트 메모리 셀은 하부 워드라 인; 상기 하부 워드라인 상부에 형성된 제 1 절연층; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 플로우트 게이트; 상기 플로우트 게이트 상부에 형성된 제 3 절연층; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하고, 상기 다수의 단위 메모리 셀 어레이 각각의 상기 다수의 플로우트 게이트 메모리 셀의 상기 하부 워드라인이 공통으로 연결되고, 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 데이타를 리드하는 것을 특징으로 한다.In addition, the float gate memory device of the present invention for achieving the above object includes a plurality of float gate memory cells and a plurality of unit memory cell array stacked in a multi-layer, the float gate memory cell is a lower word sign; A first insulating layer formed on the lower word line; A P-type float channel formed on the first insulating layer to maintain a floating state; A second insulating layer formed on the P-type float channel; A float gate formed on the second insulating layer and storing charge; A third insulating layer formed on the float gate; An upper word line formed over the third insulating layer; And an N-type drain region and an N-type source region formed at both sides of the float channel, wherein the lower word lines of the plurality of float gate memory cells of each of the plurality of unit memory cell arrays are commonly connected, Write data corresponding to the float gate according to the level of the upper word line with the lower word line selected, and induce different channel resistances to the float channel according to the polarity state of the charge stored in the float gate. It characterized in that the lead.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b는 본 발명에 따른 플로우트 게이트 메모리 장치의 단위 메모리 셀 단면도이다. 2A and 2B are cross-sectional views of unit memory cells of a float gate memory device according to the present invention.

도 2a는 워드라인과 평행인 방향으로 절단한 단위 메모리 셀의 단면도이다. 2A is a cross-sectional view of a unit memory cell cut in a direction parallel to a word line.

먼저, 하부(Bottom) 워드라인(16)이 최하부층에 형성되고, 상부 워드라인(18)이 최상부층에 형성된다. 하부 워드라인(16)과 상부 워드라인은 서로 평행하게 배치되고, 동일한 로우 어드레스 디코더에 의해 구동된다.First, a bottom word line 16 is formed on the bottom layer, and an upper word line 18 is formed on the top layer. The lower word line 16 and the upper word line are arranged parallel to each other and driven by the same row address decoder.

하부 워드라인(10)의 상부에는 제 1 절연층(20), 플로우트 채널(22), 제 2 절연층(24), 플로우트 게이트(26), 및 제 3 절연층(28)이 순차적으로 형성된다. 여기서, 플로우트 채널(22)은 P 형 반도체를 사용하여 형성한다. The first insulating layer 20, the float channel 22, the second insulating layer 24, the float gate 26, and the third insulating layer 28 are sequentially formed on the lower word line 10. . Here, the float channel 22 is formed using a P-type semiconductor.

도 2b는 워드라인과 수직인 방향으로 절단한 단위 메모리 셀의 단면도이다. 2B is a cross-sectional view of the unit memory cell cut in a direction perpendicular to the word line.

먼저, 하부(Bottom) 워드라인(16)이 최하부층에 형성되고, 상부 워드라인(18)이 최상부층에 형성된다. 하부 워드라인(16)과 상부 워드라인은 서로 평행하게 배치된다. First, a bottom word line 16 is formed on the bottom layer, and an upper word line 18 is formed on the top layer. The lower word line 16 and the upper word line are arranged in parallel with each other.

하부 워드라인(10)의 상부에는 제 1 절연층(20), 플로우트 채널(22), 제 2 절연층(24), 플로우트 게이트(26), 및 제 3 절연층(28)이 순차적으로 형성된다. 여기서, 플로우트 채널(22)의 양측에 N 형 드레인(30) 및 N 형 소스(32)가 형성된다.The first insulating layer 20, the float channel 22, the second insulating layer 24, the float gate 26, and the third insulating layer 28 are sequentially formed on the lower word line 10. . Here, the N type drain 30 and the N type source 32 are formed on both sides of the float channel 22.

또한, 플로우트 채널(22), N 형 드레인(30) 및 N 형 소스(32)는 탄소 나노 튜브(Carbon Nano Tube) 형태가 되거나, 실리콘(Silicon), 게르마늄(Ge), 유기 반도체(Organic Semiconductor) 등 기타 재료로 형성될 수 있다.In addition, the float channel 22, the N-type drain 30, and the N-type source 32 may be in the form of carbon nanotubes, or may include silicon, germanium, and organic semiconductors. And other materials.

이와 같이 형성된 본 발명에 따른 플로우트 게이트 메모리 장치의 단위 메모리 셀은 플로우트 게이트(26)에 저장된 전하의 상태에 따라 메모리 셀의 채널 저항이 변한다. In the unit memory cell of the float gate memory device according to the present invention formed as described above, the channel resistance of the memory cell changes according to the state of charge stored in the float gate 26.

즉, 플로우트 게이트(26)에 전자가 저장되어 있으면, 메모리 셀의 채널에 양(+)의 채널 전하를 유도하므로 메모리 셀은 고 저항 채널 상태로써 오프 상태가 된다.In other words, if electrons are stored in the float gate 26, positive channel charges are induced in the channel of the memory cell, so that the memory cell is turned off as a high resistance channel state.

한편, 플로우트 게이트(26)에 정공이 저장되어 있으면 채널에 음(-)의 전하를 유도하므로 메모리 셀은 저 저항 채널 상태로써 온 상태가 된다.On the other hand, if holes are stored in the float gate 26, negative charge is induced in the channel, and the memory cell is turned on in the low resistance channel state.

이와 같이 플로우트 게이트(26)의 전하 종류를 선택하여 라이트 함으로써 비휘발성 메모리 셀로써 동작할 수 있다.In this manner, by selecting and writing the type of charge of the float gate 26, it can operate as a nonvolatile memory cell.

도 3a 및 도 3b는 본 발명에 따른 플로우트 게이트 메모리 장치의 하이 레벨 데이터 "1"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 3A and 3B are diagrams for describing an operation of writing and reading the high level data "1" of the float gate memory device according to the present invention.

먼저, 도 3a는 하이 레벨 데이터 "1"의 라이트 동작을 나타낸 개념도이다.First, FIG. 3A is a conceptual diagram illustrating a write operation of high level data "1".

하부 워드라인(16)에 양의 전압 +V을 인가하고, 상부 워드라인(18)에 음의 전압 -V을 인가한다. 이때, 드레인 영역(30)과 소스 영역(32)은 접지 전압 GND 상태가 되도록 한다. A positive voltage + V is applied to the lower word line 16 and a negative voltage -V is applied to the upper word line 18. At this time, the drain region 30 and the source region 32 are in a ground voltage GND state.

이러한 경우 제 1 절연층(20), 제 2 절연층(24) 및 제 3 절연층(28) 사이의 캐패시터의 전압 분배에 의해 플로우트 게이트(26)와 채널 영역(22) 사이에 전압이 가해지면, 플로우트 게이트(26)에 양의 전하가 축적되기 위해 전자가 채널 영여으로 방출된다. 따라서, 플로우트 게이트(26)는 양의 전하가 축적된 상태가 된다.In this case, when voltage is applied between the float gate 26 and the channel region 22 by voltage distribution of a capacitor between the first insulating layer 20, the second insulating layer 24, and the third insulating layer 28. In order to accumulate positive charge in the float gate 26, electrons are released to channel zero. Accordingly, the float gate 26 is in a state where positive charges are accumulated.

한편, 도 3b는 하이 레벨 데이터 "1"의 리드 동작을 나타낸 개념도이다.3B is a conceptual diagram showing a read operation of the high level data "1".

하부 워드라인(16)과 상부 워드라인(18)에 접지 전압 GND을 인가하면, 채널 영역(22)에 음의 전하가 유도되고, 드레인 영역(30)과 소스 영역(32)은 그라운드 상태이기 때문에 채널 영역(22)은 온 상태가 된다. When the ground voltage GND is applied to the lower word line 16 and the upper word line 18, negative charge is induced in the channel region 22, and the drain region 30 and the source region 32 are in a ground state. The channel region 22 is turned on.

이에 따라, 리드 동작 모드 시 메모리 셀에 저장된 데이타 "1"을 리드할 수 있게 된다. 이때, 드레인 영역(30)과 소스 영역(32)에 약간의 전압차를 주면 채널 영역(22)이 온 상태이므로 많은 전류가 흐르게 된다. Accordingly, data "1" stored in the memory cell can be read in the read operation mode. At this time, when a slight voltage difference is applied to the drain region 30 and the source region 32, a large current flows because the channel region 22 is in an on state.

도 4a 및 도 4b는 본 발명에 따른 플로우트 게이트 메모리 장치의 로우 레벨 데이터 "0"를 라이트 및 리드하는 동작을 설명하기 위한 도면이다. 4A and 4B are diagrams for describing an operation of writing and reading the low level data “0” of the float gate memory device according to the present invention.

먼저, 도 4a는 로우 레벨 데이터 "0"의 라이트 동작을 나타낸 개념도이다.First, FIG. 4A is a conceptual diagram illustrating a write operation of low level data "0".

드레인 영역(30) 및 소스 영역(32)에 접지 전압 GND을 인가하고, 하부 워드라인(16) 및 상부 워드라인(18)에 양의 전압 +V을 인가하면, 채널이 온 상태가 되어 채널에 접지 전압의 채널이 형성된다.When the ground voltage GND is applied to the drain region 30 and the source region 32, and the positive voltage + V is applied to the lower word line 16 and the upper word line 18, the channel is turned on and the channel is turned on. A channel of ground voltage is formed.

채널의 접지 전압과 상부 워드라인(18)의 양의 전압 +V 사이에 높은 전압이 형성되므로 채널 영역의 전자가 플로우트 게이트(26)로 이동하여 프로트 게이트(26)에 전자가 축적된다.Since a high voltage is formed between the ground voltage of the channel and the positive voltage + V of the upper word line 18, electrons in the channel region move to the float gate 26, and electrons accumulate in the gate gate 26.

한편, 플로우트 게이트(26)에 하이 레벨 데이터 "1"가 저장된 상태에서 드레인 영역(30) 및 소스 영역(32)에 양의 전압 +V을 인가하면 채널이 오프 상태가 되어 채널에 접지전압의 채널이 형성되지 못한다.On the other hand, if a positive voltage + V is applied to the drain region 30 and the source region 32 while the high level data " 1 " is stored in the float gate 26, the channel is turned off and the ground voltage channel is applied to the channel. It is not formed.

채널의 플로우팅 상태의 양의 전압과 상부 워드라인(18)의 양의 전압 +V 사이에 전압자가 없으므로 플로우트 게이트(26)로 전자의 이동이 발생하지 않는다. Since there is no voltage between the positive voltage of the floating state of the channel and the positive voltage + V of the upper word line 18, no movement of electrons to the float gate 26 occurs.

따라서, 플로우트 게이트(26)는 이전 상태를 유지한다. 즉, 이전에 저장된 하이 레벨 데이터 "1"를 유지하기 때문에, 모든 메모리 셀을 하이 레벨 데이터 "1"를 라이트 하고 선택적으로 로우 레벨 데이터 "0"를 라이트할 수 있다.Thus, float gate 26 remains in its previous state. That is, since the previously stored high level data "1" is retained, all the memory cells can write the high level data "1" and optionally the low level data "0".

도 4b는 로우 레벨 데이터 "0"의 리드 동작을 나타낸 개념도이다.4B is a conceptual diagram illustrating a read operation of the low level data "0".

하부 워드라인(16) 및 상부 워드라인(18)에 접지 전압 GND을 인가하고, 드레 인 영역(30) 및 소스 영역(32) 사이에 약간의 전압차를 주면 채널이 오프되어 있으므로 적은 오프 전류가 흐른다.If a ground voltage GND is applied to the lower word line 16 and the upper word line 18, and a slight voltage difference is applied between the drain region 30 and the source region 32, the channel is off, so that a small off current is generated. Flow.

따라서, 상기와 같은 리드 모드에서는 하부 워드라인(16) 및 상부 워드라인(18)을 접지전압으로 하여 플로우트 게이트에 전압 스트레스가 가해지지 않아 메모리 셀의 유지 특성이 향상된다.Therefore, in the read mode as described above, voltage stress is not applied to the float gate using the lower word line 16 and the upper word line 18 as the ground voltage, thereby improving the retention characteristics of the memory cell.

도 5는 본 발명에 따른 플로우트 게이트 메모리 장치의 레이아웃 평면도이다. 5 is a layout plan view of a float gate memory device according to the present invention.

도 5를 참조하면, 다수의 워드라인 WL과 다수의 비트 라인 BL의 표차점에 단위 메모리 셀 UC이 배치된다.Referring to FIG. 5, a unit memory cell UC is disposed at a table difference point between a plurality of word lines WL and a plurality of bit lines BL.

상부 워드라인 WL과 하부 워드라인 BWL이 서로 동일한 방향으로 평행하게 배치되고, 비트 라인 BL은 워드라인 WL과 수직한 방향으로 배치된다.The upper word line WL and the lower word line BWL are disposed parallel to each other in the same direction, and the bit line BL is disposed in a direction perpendicular to the word line WL.

도 6a는 도 5의 레이아웃 평면도에서 워드라인 WL과 평행인 A-A' 방향의 단면도이다. 6A is a cross-sectional view taken along the line AA ′ parallel to the word line WL in the layout plan view of FIG. 5.

도 6a를 참조하면, 동일한 하부 워드라인(16) BWL_1 및 상부 워드라인(18) WL_1에 칼럼 방향으로 다수의 단위 메모리 셀 UC이 형성된다.Referring to FIG. 6A, a plurality of unit memory cells UC are formed in the column direction on the same lower word line 16 BWL_1 and the upper word line 18 WL_1.

도 6b는 도 5의 레이아웃 평면도에서 워드라인 WL과 수직인 B-B' 방향의 단면도이다.6B is a cross-sectional view taken along the line BB ′ perpendicular to the word line WL in the layout plan view of FIG. 5.

도 6b를 참조하면, 동일한 비트 라인 BL_1에 로우 방향으로 다수의 단위 메모리 셀 UC이 형성된다.Referring to FIG. 6B, a plurality of unit memory cells UC are formed in the row direction on the same bit line BL_1.

도 7은 본 발명에 따른 플로우트 게이트 메모리 장치가 다층 구조를 갖는 경 우를 나타낸 단면도이다. 7 is a cross-sectional view illustrating a float gate memory device having a multilayer structure according to the present invention.

도 7을 참조하면, 다수의 셀 절연층(Cell Oxide Layer) COL을 형성하여 다수의 플로우트 게이트 셀 어레이가 단면 방향으로 적층되는 구조이다. 따라서, 동일한 면적에 셀의 집적 용량을 적층 수만큼 높일 수 있다.Referring to FIG. 7, a plurality of cell oxide layer COLs are formed to stack a plurality of float gate cell arrays in a cross-sectional direction. Therefore, the integrated capacity of the cells can be increased by the number of stacked layers in the same area.

도 8은 본 발명에 따른 플로우트 게이트 메모리 장치의 다른 실시예를 나타낸 레이아웃 평면도이다. 8 is a layout plan view showing another embodiment of the float gate memory device according to the present invention.

도 8을 참조하면, 도 5에 도시된 평면도와 유사하지만 하부 워드라인(16) BWL_S을 일정 셀 어레이 범위에서 공통으로 사용한다. 그리고, 다수의 상부 워드라인(18) WL은 컬럼 방향으로 다수개 구비되고, 다수의 비트라인 BL은 로오 방향으로 다수개 구비된다. 또한, 다수의 상부 워드라인(18) WL과 다수의 비트라인 BL이 교차되는 영역에 다수의 단위 메모리 셀 UC이 배치된다. Referring to FIG. 8, although similar to the plan view shown in FIG. 5, the lower word line 16 BWL_S is commonly used in a range of cell arrays. The plurality of upper word lines 18 WL are provided in the column direction, and the plurality of bit lines BL are provided in the row direction. In addition, a plurality of unit memory cells UC are disposed in an area where the plurality of upper word lines 18 WL and the plurality of bit lines BL intersect.

도 9a는 도 8의 레이아웃 평면도에서 워드라인 WL과 평행으로 C-C' 방향의 단면도이다. FIG. 9A is a cross-sectional view taken along the line CC ′ parallel to the word line WL in the layout plan view of FIG. 8.

도 9a를 참조하면, 동일한 하부 워드라인(16) BWL_1 및 상부 워드라인(18) WL_1에 칼럼 방향으로 다수의 단위 메모리 셀 UC이 형성된다.Referring to FIG. 9A, a plurality of unit memory cells UC are formed in the same lower word line 16 BWL_1 and upper word line 18 WL_1 in the column direction.

도 9b는 도 8의 레이아웃 평면도에서 워드라인 WL과 수직인 D-D' 방향의 단면도이다.FIG. 9B is a cross-sectional view taken along the line D-D 'perpendicular to the word line WL in the layout plan view of FIG.

도 9b를 참조하면, 동일한 비트 라인 BL_1에 로우 방향으로 다수의 단위 메모리 셀 UC이 형성된다. 여기서, 하부 워드라인(16) BWL_S은 공통 연결된다.9B, a plurality of unit memory cells UC are formed in the row direction on the same bit line BL_1. Here, the lower word line 16 BWL_S is commonly connected.

도 10은 본 발명의 다른 실시예에 따른 플로우트 게이트 메모리 장치가 다층 구조를 갖는 경우를 나타낸 단면도이다. 10 is a cross-sectional view illustrating a float gate memory device having a multilayer structure according to another exemplary embodiment of the present invention.

도 10을 참조하면, 도 8에 도시된 단위 셀 어레이가 다층 구조로 적층된다. 그리고, 각각의 단위 셀 어레이는 다수의 절연층 COL을 통해 서로 분리된다. Referring to FIG. 10, the unit cell array illustrated in FIG. 8 is stacked in a multilayer structure. Each unit cell array is separated from each other through a plurality of insulating layers COL.

본 발명에서는 P 형 채널 영역(22) 양측에 N 형 드레인 영역(30) 및 N 형 소스 영역(32)이 형성되는 경우를 예를 들어 설명하였지만, P 형 채널 영역(22) 양측에 P 형 드레인 영역 및 P 형 소스 영역이 형성되는 경우에도 적용될 수 있다.In the present invention, the case where the N-type drain region 30 and the N-type source region 32 are formed on both sides of the P-type channel region 22 has been described as an example, but the P-type drain on both sides of the P-type channel region 22 has been described. The same can be applied when the region and the P-type source region are formed.

이상에서 설명한 바와 같이, 본 발명에 따른 플로우트 게이트 메모리 장치는 나노 스케일 레벨의 플로우트 게이트를 이용한 메모리 셀 구조에서 스케일 다운(Scale Down) 현상을 극복할 수 있는 효과가 있다.As described above, the float gate memory device according to the present invention has an effect of overcoming a scale down phenomenon in a memory cell structure using a nano gate-level float gate.

또한, 본 발명에 따른 플로우트 게이트 메모리 장치는 다수의 셀 절연층을 이용하여 다수의 플로우트 게이트 셀 어레이를 단면 방향으로 적층하여 셀의 집적 용량을 셀 어레이의 적층 수만큼 높일 수 있는 효과가 있다.In addition, the float gate memory device according to the present invention has an effect of stacking a plurality of float gate cell arrays in a cross-sectional direction by using a plurality of cell insulating layers to increase the integrated capacity of a cell by the number of stacks of the cell array.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (17)

하부 워드라인;Lower word line; 상기 하부 워드라인 상부에 형성되어 플로우팅 상태를 유지하는 플로우트 채널층;A float channel layer formed on the lower word line to maintain a floating state; 상기 플로우트 채널 상부에 형성되어 데이터가 저장되는 플로우트 게이트; 및A float gate formed on the float channel to store data; And 상기 플로우트 게이트 상부에 상기 하부 워드라인과 평행하게 형성된 상부 워드라인;을 포함하는데,And an upper word line formed on the float gate in parallel with the lower word line. 상기 하부 워드라인 및 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고,Write data corresponding to the float gate according to the level state of the lower word line and the upper word line; 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드 동작을 수행하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And a read operation of corresponding data by inducing different channel resistances to the float channel according to the polarity state of the charge stored in the float gate. 제 1 항에 있어서, The method of claim 1, 상기 플로우트 채널층은 탄소 나노 튜브, 실리콘, 게르마늄, 유기 반도체 중 적어도 어느 하나로 이루어짐을 특징으로 하는 플로우트 게이트 메모리 장치. The float channel layer is a float gate memory device, characterized in that made of at least one of carbon nanotubes, silicon, germanium, organic semiconductors. 제 1 항에 있어서, The method of claim 1, 상기 상기 플로우트 채널층은 N 형 드레인, P 형 채널, 및 N 형 소스를 포함하는 것을 특징으로 하는 플로우트 게이트 메모리 장치.And the float channel layer comprises an N-type drain, a P-type channel, and an N-type source. 제 1 항에 있어서, The method of claim 1, 상기 상기 플로우트 채널층은 P 형 드레인, P 형 채널, 및 P 형 소스를 포함하는 것을 특징으로 하는 플로우트 게이트 메모리 장치.And the float channel layer comprises a P-type drain, a P-type channel, and a P-type source. 하부 워드라인;Lower word line; 상기 하부 워드라인 상부에 형성된 제 1 절연층;A first insulating layer formed on the lower word line; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널;A P-type float channel formed on the first insulating layer to maintain a floating state; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층;A second insulating layer formed on the P-type float channel; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 플로우트 게이트;A float gate formed on the second insulating layer and storing charge; 상기 플로우트 게이트 상부에 형성된 제 3 절연층; A third insulating layer formed on the float gate; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및An upper word line formed over the third insulating layer; And 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하는데, And an N-type drain region and an N-type source region formed at both sides of the float channel. 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고,Write data corresponding to the float gate according to a level state of the upper word line while the lower word line is selected, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채 널에 서로 다른 채널 저항을 유도하여 해당하는 데이터의 리드하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And inducing different channel resistances in the float channel according to the polarity state of the charges stored in the float gate to read corresponding data. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 채널 및 N 형 드레인 영역 및 N 형 소스 영역은 탄소 나노 튜브, 실리콘, 게르마늄, 유기 반도체 중 적어도 어느 하나로 이루어짐을 특징으로 하는 플로우트 게이트 메모리 장치. And the float channel, the N-type drain region, and the N-type source region are formed of at least one of carbon nanotubes, silicon, germanium, and an organic semiconductor. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 채널은 상기 플로우트 게이트에 전자가 저장되어 있으면 양의 전하가 유도되어 고저항 상태가 되어 오프 상태가 되는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And the float channel is off when the electrons are stored in the float gate so that a positive charge is induced to become a high resistance state. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 채널은 상기 플로우트 게이트에 정공이 저장되어 있으면 음의 전하가 유도되어 저저항 상태가 되어 온 상태가 되는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And the float channel is in a state in which a negative charge is induced and a low resistance state is generated when holes are stored in the float gate. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 게이트는 상기 하부 워드라인에 양의 전압을, 상기 상부 워드 라인에 음의 전압을, 상기 드레인 영역과 상기 소스 영역에 접지 전압을 인가하여 상기 플로우트 채널의 전자가 유입되어 하이 레벨 데이터가 라이트 되는 것을 특징으로 하는 플로우트 게이트 메모리 장치. The float gate applies a positive voltage to the lower word line, a negative voltage to the upper word line, and a ground voltage to the drain region and the source region so that electrons of the float channel are introduced to write high level data. Float gate memory device, characterized in that. 제 9 항에 있어서, The method of claim 9, 상기 플로우트 채널은 상기 하부 워드라인과 상기 상부 워드라인에 접지 전압을 인가한 상태에서 상기 플로우트 게이트에 저장된 전자에 의해 턴 온 되어 하이 레벨 데이터가 리드되는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And the float channel is turned on by electrons stored in the float gate in a state where a ground voltage is applied to the lower word line and the upper word line to read high level data. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 게이트는 상기 하부 워드라인과 상기 상부 워드라인에 양의 전압을, 상기 드레인 영역과 상기 소스 영역에 접지 전압을 인가하여 전자를 상기 플로우트 채널로 방출하여 로우 레벨 데이터를 라이트 하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. The float gate applies low voltage to the lower word line and the upper word line, and applies a ground voltage to the drain region and the source region to emit electrons to the float channel to write low level data. Float gate memory device. 제 11 항에 있어서, The method of claim 11, 상기 플로우트 게이트는 상기 하부 워드라인과 상기 상부 워드라인에 양의 전압을 인가한 상태에서 상기 드레인 영역과 상기 소스 영역에 양의 전압을 인가하여 이전에 저장된 하이 레벨 데이터를 유지하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. The float gate is configured to maintain a previously stored high level data by applying a positive voltage to the drain region and the source region while applying a positive voltage to the lower word line and the upper word line. Gate memory device. 제 5 항에 있어서, The method of claim 5, 상기 플로우트 채널은 상기 하부 워드라인과 상기 상부 워드라인에 접지 전압을 인가한 상태에서 상기 플로우트 게이트의 극성에 따라 오프 되어 로우 레벨 데이터를 리드하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And the float channel is turned off according to the polarity of the float gate in a state where a ground voltage is applied to the lower word line and the upper word line to read low level data. 다수의 플로우트 게이트 메모리 셀을 포함하고, 다층으로 적층된 다수의 단위 메모리 셀 어레이를 포함하는데,It includes a plurality of float gate memory cells, and comprises a plurality of unit memory cell array stacked in multiple layers, 상기 플로우트 게이트 메모리 셀은The float gate memory cell 하부 워드라인;Lower word line; 상기 하부 워드라인 상부에 형성된 제 1 절연층;A first insulating layer formed on the lower word line; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널;A P-type float channel formed on the first insulating layer to maintain a floating state; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층;A second insulating layer formed on the P-type float channel; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 플로우트 게이트;A float gate formed on the second insulating layer and storing charge; 상기 플로우트 게이트 상부에 형성된 제 3 절연층; A third insulating layer formed on the float gate; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및An upper word line formed over the third insulating layer; And 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하고,N-type drain region and N-type source region formed on both sides of the float channel; 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고,Write data corresponding to the float gate according to a level state of the upper word line while the lower word line is selected, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 데이타를 리드하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And inducing different channel resistances to the float channel according to the polarity of the charge stored in the float gate to read data. 제 14 항에 있어서, The method of claim 14, 상기 다수의 단위 메모리 셀 어레이는 셀 어레이 절연층에 의해 서로 분리되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.The plurality of unit memory cell arrays are separated from each other by a cell array insulating layer. 다수의 플로우트 게이트 메모리 셀을 포함하고, 다층으로 적층된 다수의 단위 메모리 셀 어레이를 포함하는데,It includes a plurality of float gate memory cells, and comprises a plurality of unit memory cell array stacked in multiple layers, 상기 플로우트 게이트 메모리 셀은The float gate memory cell 하부 워드라인;Lower word line; 상기 하부 워드라인 상부에 형성된 제 1 절연층;A first insulating layer formed on the lower word line; 상기 제 1 절연층 상부에 형성되어 플로우팅 상태를 유지하는 P형 플로우트 채널;A P-type float channel formed on the first insulating layer to maintain a floating state; 상기 P형 플로우트 채널 상부에 형성된 제 2 절연층;A second insulating layer formed on the P-type float channel; 상기 제 2 절연층 상부에 형성되어 전하가 저장되는 플로우트 게이트;A float gate formed on the second insulating layer and storing charge; 상기 플로우트 게이트 상부에 형성된 제 3 절연층; A third insulating layer formed on the float gate; 상기 제 3 절연층 상부에 형성된 상부 워드라인; 및An upper word line formed over the third insulating layer; And 상기 플로우트 채널의 양측에 형성된 N 형 드레인 영역 및 N 형 소스 영역;을 포함하고,N-type drain region and N-type source region formed on both sides of the float channel; 상기 다수의 단위 메모리 셀 어레이 각각의 상기 다수의 플로우트 게이트 메모리 셀의 상기 하부 워드라인이 공통으로 연결되고,The lower word lines of the plurality of float gate memory cells of each of the plurality of unit memory cell arrays are commonly connected; 상기 하부 워드라인이 선택된 상태에서 상기 상부 워드라인의 레벨 상태에 따라 상기 플로우트 게이트에 해당하는 데이터를 라이트하고,Write data corresponding to the float gate according to a level state of the upper word line while the lower word line is selected, 상기 플로우트 게이트에 저장된 전하의 극성 상태에 따라 상기 플로우트 채널에 서로 다른 채널 저항을 유도하여 데이타를 리드하는 것을 특징으로 하는 플로우트 게이트 메모리 장치. And inducing different channel resistances to the float channel according to the polarity of the charge stored in the float gate to read data. 제 16 항에 있어서, The method of claim 16, 상기 다수의 단위 메모리 셀 어레이는 셀 어레이 절연층에 의해 서로 분리되는 것을 특징으로 하는 차지 트랩 인슐레이터 메모리 장치.The plurality of unit memory cell arrays are separated from each other by a cell array insulating layer.
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