KR101043383B1 - Semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 낸드 플래시와 같은 비휘발성 메모리 장치에서 셀 간의 간섭 현상을 줄일 수 있도록 하는 기술이다. BACKGROUND OF THE
일반적으로 데이터의 속도를 향상시키기 위하여 데이터의 일부를 임시 보관하는 고속 기억 소자인 캐시 메모리 소자로는 디램(DRAM), 에스램(SRAM) 및 에프이램(FeRAM)을 들 수 있다. 그리고, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성 메모리 소자로는 피램(PRAM), 엠램(MRAM), 에프이램(FeRAM), 플래시 메모리(Flash Memory)를 들 수 있다. In general, a cache memory device that is a high-speed memory device that temporarily stores a part of data in order to improve the speed of data may include DRAM, SRAM, and FeRAM. Also, nonvolatile memory devices that maintain a stored state of input information even when the power is cut off may include a PRAM, an MRAM, a FeRAM, and a flash memory.
도 1은 종래기술에 따른 반도체 메모리 장치의 셀 단면도이다. 1 is a cross-sectional view of a cell of a semiconductor memory device according to the prior art.
종래의 1-T(One-Transistor) FET(Field Effect Transistor)형 단위 셀은 반도체 기판(1) 상에 P형 채널영역(2), N형 드레인 영역(3), 및 N형 소스영역(4)이 형성된다. The conventional 1-T (FET) field effect transistor (FET) type unit cell has a P-
여기서, N형 드레인 영역(3)은 셀 어레이 상의 비트라인(BL)과 연결된다. 또한, P형 채널영역(2)의 실리콘(Silicon)은 반도체 기판(1)의 바이어스(Bias)가 공통으로 인가된다. Here, the N-
그리고, 채널 영역(2)의 상부에 절연층(Insulation Oxide;5)이 형성되고, 절연층(5)의 상부에 전하 저장층(Charge strorage layer;6)이 형성된다. 여기서, 전하 저장층(6)은 플로팅 게이트(Floating gate) 타입(Type) 또는 차지 트랩(Charge Trap) 옥사이드 타입(Oxide Type)으로 형성될 수 있다. An
또한, 전하 저장층(6)의 상부에는 절연층(7)이 형성되고, 절연층(7)의 상부에는 제어 게이트(Control Gate) 인 워드라인(8)이 형성된다. In addition, an
하지만, 이러한 종래의 반도체 메모리 장치는, 셀 사이즈가 작아질 경우 데이터 유지 특성이 저하되어 정상적인 셀의 동작이 어렵게 된다. 즉, 셀의 리드 동작시 인접한 셀에 전압이 가해지게 되어 데이터가 파괴됨으로써 셀 간에 인터페이스 노이즈가 발생하게 된다. 또한, 셀의 라이트 동작시 비 선택된 셀에 라이트 전압이 인가되어 비 선택된 셀 들의 데이터가 파괴됨으로써 랜덤한 엑세스(Random Access) 동작이 어렵게 된다. However, in such a conventional semiconductor memory device, when the cell size becomes small, data retention characteristics are deteriorated, so that normal cell operation becomes difficult. That is, when a cell read operation, voltage is applied to an adjacent cell, and data is destroyed, thereby causing interface noise between cells. In addition, since a write voltage is applied to an unselected cell during the write operation of the cell, data of the unselected cells is destroyed, making it difficult to perform a random access operation.
본 발명은 다음과 같은 목적을 갖는다. The present invention has the following object.
첫째, 본 발명은 셀의 채널 영역을 비트라인과 연결하여 채널 바이어스(Channel Bias) 전압에 의해 프로그램 전압(Program Voltage)을 인가할 수 있도록 하는데 그 목적이 있다. First, an object of the present invention is to connect a channel region of a cell with a bit line so that a program voltage can be applied by a channel bias voltage.
둘째, 본 발명은 채널 바이어스 전압에 의해 프로그램 전압을 인가하고 셀 데이터의 저장 상태를 파악하여 셀의 라이트 또는 리드 동작시 셀 간의 간섭 현상을 방지할 수 있도록 하는데 그 목적이 있다. Second, an object of the present invention is to apply a program voltage by a channel bias voltage and to grasp a storage state of cell data so as to prevent interference between cells during a write or read operation of the cell.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 반도체 기판상에 형성되어 비트라인과 연결되는 채널영역; 채널영역의 양측에 연결되는 드레인 영역과 소스영역; 채널영역의 상부에 형성된 제 1절연층; 제 1절연층의 상부에 형성되어 전하가 저장되는 전하 저장층; 전하 저장층의 상부에 형성된 제 2절연층; 및 제 2절연층의 상부에 형성된 워드라인을 포함하고, 비트라인으로부터 채널영역에 인가되는 전압에 따라 데이터의 리드 또는 라이트 동작이 이루어지는 것을 특징으로 한다. A semiconductor memory device of the present invention for achieving the above object, the channel region formed on the semiconductor substrate and connected to the bit line; A drain region and a source region connected to both sides of the channel region; A first insulating layer formed on the channel region; A charge storage layer formed on the first insulating layer to store charge; A second insulating layer formed on the charge storage layer; And a word line formed on the second insulating layer, wherein a read or write operation of data is performed according to a voltage applied from the bit line to the channel region.
그리고, 본 발명의 반도체 메모리 장치는, 리드라이트 비트라인, 비트라인으로부터 채널영역에 인가되는 전압에 따라 데이터의 리드 또는 라이트 동작이 이루어지는 단위 셀; 단위 셀의 일단과 리드라이트 비트라인 사이에 연결되어 워드라인 에 의해 제어되는 선택 스위치; 및 단위 셀의 다른 일단과 연결되는 소스라인을 포함하고, 단위 셀은 반도체 기판상에 형성되어 비트라인과 연결되는 채널영역; 채널영역의 양측에 연결되는 드레인 영역과 소스영역; 채널영역의 상부에 형성된 제 1절연층; 제 1절연층의 상부에 형성되어 전하가 저장되는 전하 저장층; 전하 저장층의 상부에 형성된 제 2절연층; 및 제 2절연층의 상부에 형성된 워드라인을 포함하는 것을 특징으로 한다. In addition, the semiconductor memory device of the present invention includes: a read cell bit line and a unit cell in which data read or write operations are performed according to a voltage applied from the bit line to the channel region; A selection switch connected between one end of the unit cell and the read write bit line and controlled by the word line; And a source line connected to the other end of the unit cell, wherein the unit cell is formed on the semiconductor substrate and connected to the bit line; A drain region and a source region connected to both sides of the channel region; A first insulating layer formed on the channel region; A charge storage layer formed on the first insulating layer to store charge; A second insulating layer formed on the charge storage layer; And a word line formed on the second insulating layer.
또한, 본 발명은 리드라이트 비트라인; 리드라이트 비트라인에 연결되어 워드라인에 의해 제어되는 선택 스위치; 선택 스위치의 일단과 소스 라인 사이에 직렬 연결되어 워드라인에 의해 제어되고, 복수개의 비트라인으로부터 각각의 채널영역에 인가되는 전압에 따라 데이터의 리드 또는 라이트 동작이 이루어지는 복수개의 단위 셀; 및 복수개의 단위 셀의 다른 일단과 연결되는 소스라인을 포함하고, 복수개의 단위 셀 각각은 반도체 기판상에 형성되어 비트라인과 연결되는 채널영역; 채널영역의 양측에 연결되는 드레인 영역과 소스영역; 채널영역의 상부에 형성된 제 1절연층; 제 1절연층의 상부에 형성되어 전하가 저장되는 전하 저장층; 전하 저장층의 상부에 형성된 제 2절연층; 및 제 2절연층의 상부에 형성된 워드라인을 포함하는 것을 특징으로 한다. In addition, the present invention is a lead write bit line; A select switch connected to the read write bit line and controlled by the word line; A plurality of unit cells connected in series between one end of the selection switch and the source line and controlled by a word line, and configured to read or write data according to voltages applied to respective channel regions from the plurality of bit lines; And a source line connected to the other end of the plurality of unit cells, each of the plurality of unit cells being formed on a semiconductor substrate and connected to a bit line; A drain region and a source region connected to both sides of the channel region; A first insulating layer formed on the channel region; A charge storage layer formed on the first insulating layer to store charge; A second insulating layer formed on the charge storage layer; And a word line formed on the second insulating layer.
본 발명은 다음과 같은 효과를 갖는다. The present invention has the following effects.
첫째, 본 발명은 셀의 채널 영역을 비트라인과 연결하여 채널 바이어스(Channel Bias) 전압에 의해 프로그램 전압(Program Voltage)을 인가함으로써 셀 간에 발생하는 인터페이스 노이즈를 줄일 수 있도록 한다. First, the present invention reduces the interface noise generated between cells by connecting a channel region of a cell to a bit line and applying a program voltage by a channel bias voltage.
둘째, 본 발명은 채널 바이어스 전압에 의해 프로그램 전압을 인가하고 셀 데이터의 저장 상태를 파악하여 셀의 라이트 또는 리드 동작시 셀 간의 간섭 현상을 방지할 수 있도록 하는 효과를 제공한다. Second, the present invention provides an effect of applying the program voltage by the channel bias voltage and grasping the storage state of the cell data to prevent interference between cells during the write or read operation of the cell.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 구성 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such configuration changes, etc. It should be seen as belonging to a range.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 메모리 장치의 셀 단면도이다. 2 is a cross-sectional view of a cell of a semiconductor memory device according to the present invention.
본 발명에 따른 1-T(One-Transistor) FET(Field Effect Transistor)형 단위 셀은 반도체 기판상에 P형 채널영역(10), N형 드레인 영역(11), 및 N형 소스영역(12)이 형성된다. The 1-T (FET) field effect transistor (FET) type unit cell according to the present invention includes a P-
여기서, P형 채널영역(10)은 셀 어레이 상의 비트라인(BL)과 연결된다. 또한, P형 채널영역(10)의 실리콘(Silicon)은 컬럼(Column) 방향으로 연결되어 있고, 비트라인(BL)의 신호를 전달하는 라인(Line)으로 사용된다. Here, the P-
그리고, 채널 영역(10)의 상부에 절연층(Insulation Oxide;13)이 형성되고, 절연층(13)의 상부에 전하 저장층(Charge strorage layer;14)이 형성된다. 여기 서, 전하 저장층(14)은 플로팅 게이트(Floating gate) 타입(Type) 또는 차지 트랩(Charge Trap) 옥사이드 타입(Oxide Type)으로 형성될 수 있다. An
또한, 전하 저장층(14)의 상부에는 절연층(15)이 형성되고, 절연층(15)의 상부에는 제어 게이트(Control Gate) 인 워드라인(16)이 형성된다. In addition, an
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 구성도이다. 3 is a block diagram illustrating a cell array of a semiconductor memory device according to the present invention.
본 발명의 셀 어레이는 로오 방향으로 복수개의 워드라인 WL0~WL2이 배치된다. 그리고, 컬럼 방향으로 리드라이트 비트라인 RWBL, 복수개의 비트라인 BL0~BLn, 및 소스라인 SL이 배치된다. In the cell array of the present invention, a plurality of word lines WL0 to WL2 are arranged in the row direction. Then, the read write bit lines RWBL, the plurality of bit lines BL0 to BLn, and the source line SL are arranged in the column direction.
그리고, 복수개의 워드라인 WL0~WL2과, 복수개의 비트라인 BL0~BLn이 교차하는 영역에 복수개의 단위 셀 C이 형성된다. 여기서, 단위 셀 C은 도 2의 셀 단면 구조를 갖는다. 또한, 리드라이트 비트라인 RWBL과, 복수개의 워드라인 WL0~WL2이 교차하는 영역에 선택 스위치 T가 형성된다. A plurality of unit cells C are formed in an area where the plurality of word lines WL0 to WL2 and the plurality of bit lines BL0 to BLn intersect. Here, the unit cell C has a cell cross-sectional structure of FIG. 2. The select switch T is formed in an area where the read write bit line RWBL and the plurality of word lines WL0 to WL2 intersect.
또한, 센스앰프 SA는 리드라이트 비트라인 RWBL과 연결되어 리드라이트 비트라인 RWBL으로부터 인가되는 셀 데이터를 센싱 및 증폭한다. 이에 따라, 셀 데이터 '1'과 데이터 '0'을 구분할 수 있게 된다. In addition, the sense amplifier SA is connected to the read write bit line RWBL to sense and amplify cell data applied from the read write bit line RWBL. Accordingly, the cell data '1' and the data '0' can be distinguished.
그리고, 복수개의 라이트 구동부 WD는 복수개의 비트라인 BL0~BLn과 일대일 대응하여 연결된다. 라이트 구동부 WD는 메모리 셀에 데이터를 라이트 할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인 BL에 공급한다. The plurality of write drivers WD are connected in one-to-one correspondence with the plurality of bit lines BL0 to BLn. When the data write unit WD writes data to the memory cell, the write driver WD generates a driving voltage according to the write data and supplies it to the bit line BL.
여기서, 선택 스위치 T는 리드라이트 비트라인 RWBL과 단위 셀 C의 드레인 단자(11) 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된다. Here, the select switch T is connected between the lead write bit line RWBL and the
그리고, 단위 셀 C은 선택 스위치 T의 일단과 소스라인 SL 사이에 다수의 단위 셀 C이 직렬 연결된다. 즉, 각각의 단위 셀 C 들의 드레인 영역(11), 채널 영역(10) 및 소스 영역(12)이 로오 방향으로 직렬 연결된 형태를 갖는다. 다수의 단위 셀 C의 게이트 단자는 워드라인 WL과 연결된다. 그리고, 다수의 단위 셀 C의 채널영역(10)은 비트라인 BL과 연결된다. In the unit cell C, a plurality of unit cells C are connected in series between one end of the selection switch T and the source line SL. That is, the
컬럼 방향으로 배열된 다수의 단위 셀 C은 채널 영역이 동일한 비트라인 BL(예를 들면, 비트라인 BL0)에 연결된다. 그리고, 로오 방향으로 배열된 다수의 단위 셀 C은 채널 영역이 서로 다른 비트라인 BL(예를 들면, 비트라인 BL0~BLn)에 연결된다. The plurality of unit cells C arranged in the column direction are connected to the same bit line BL (eg, bit line BL0). The plurality of unit cells C arranged in the row direction are connected to bit lines BL (for example, bit lines BL0 to BLn) having different channel regions.
도 4는 본 발명에 따른 반도체 메모리 장치에서 폴리 실리콘 층(Poly Silicon Layer)의 구조를 나타낸다. 4 illustrates a structure of a polysilicon layer in a semiconductor memory device according to the present invention.
본 발명의 셀 어레이는 로오 방향으로 복수개의 워드라인 WL0~WL4이 배치된다. 그리고, 컬럼 방향으로 복수개의 비트라인 BL0~BL3이 배치된다. In the cell array of the present invention, a plurality of word lines WL0 to WL4 are arranged in the row direction. A plurality of bit lines BL0 to BL3 are arranged in the column direction.
여기서, P형 채널영역(10)의 실리콘(Silicon) 영역은 컬럼 방향으로 연결되어 있고, 비트라인(BL)의 신호를 전달하는 라인으로 사용된다. 이러한 P형 채널영역(10)은 컬럼 방향에 배열된 P형 채널영역(10)만 연결된 상태가 되고 로오 방향의 P형 채널 영역(10)은 서로 분리된다. Here, the silicon region of the P-
그리고, N형 드레인 영역(11), N형 소스영역(12)의 실리콘 영역은 로오 방향으로 연결되어 있고, 컬럼 방향의 다른 N형 드레인 영역(11), N형 소스영역(12)과 서로 분리된다. The silicon regions of the N-
도 5는 본 발명에 따른 반도체 메모리 장치에서 셀의 동작 특성을 설명하기 위한 도면이다. 5 is a view for explaining an operation characteristic of a cell in a semiconductor memory device according to the present invention.
비트라인 BL의 전압이 0V 일 경우에는 단위 셀의 문턱전압(Vt)은 모두 음의 전압을 갖게 된다. 즉, 데이터 '0'의 문턱전압(Vt0)과, 데이터 '1'의 문턱전압(Vt1)이 모두 음의 전압 값이 된다. When the voltage of the bit line BL is 0V, the threshold voltages Vt of the unit cells all have negative voltages. That is, the threshold voltage Vt0 of the data '0' and the threshold voltage Vt1 of the data '1' are both negative voltage values.
특히, 데이터 '1'의 문턱전압(Vt1)은 데이터 '0'의 문턱전압(Vt0) 보다 더 작은 전압 값을 갖도록 설정한다. 따라서, 리드 동작 모드시 데이터 판별을 위해 기준이 되는 문턱전압(Vt)인 기준 문턱전압(Vtref)의 조건을 만족하기 위해 비트라인 BL의 전압을 음의 리드전압 -Vread 값으로 설정해야 한다. In particular, the threshold voltage Vt1 of the data '1' is set to have a voltage value smaller than the threshold voltage Vt0 of the data '0'. Therefore, in order to satisfy the condition of the reference threshold voltage Vtref, which is a reference threshold voltage Vt, in the read operation mode, the voltage of the bit line BL should be set to a negative read voltage -Vread value.
즉, 단위 셀 C에서 P형 채널영역(10)에 바이어스(Bias) 전압을 음의 전압으로 인가하면, 음의 절대 전압 값(예를 들면, 전압 -VBL)이 커질수록 단위 셀의 문턱전압(Vt)은 증가하게 된다. That is, when a bias voltage is applied as a negative voltage to the P-
이에 따라, 음의 전압 -VBL이 인가되는 경우 단위 셀의 문턱전압(Vt)이 커지게 되어 데이터 '0' 또는 데이터 '1'을 저장하는 단위 셀 C이 모두 턴 오프 상태를 유지하게 된다. Accordingly, when the negative voltage -VBL is applied, the threshold voltage Vt of the unit cell is increased, so that all of the unit cells C storing the data '0' or the data '1' are kept turned off.
또한, 비트라인 BL에 양의 패스 전압 Vpass이 인가될 경우 데이터 '0'의 문턱전압(Vt0)과, 데이터 '1'의 문턱전압(Vt1)이 모두 음의 전압 값이 되어 해당하는 모든 셀을 턴 온 시킬 수 있도록 한다. In addition, when a positive pass voltage Vpass is applied to the bit line BL, the threshold voltage Vt0 of the data '0' and the threshold voltage Vt1 of the data '1' are both negative voltage values. Make it turn on.
종래의 단위 셀에 경우에는 P형 채널영역(2)에 인가되는 바이어스 전압을 고정시키고, 워드라인(8)에 인가되는 게이트 전압을 이용하여 셀의 온/오프 특성을 조정하였다. In the conventional unit cell, the bias voltage applied to the P-
하지만, 본 발명은 워드라인(16)에 인가되는 바이어스 전압을 고정시키고, 채널영역(10)에 인가되는 전압을 이용하여 셀의 온/오프 특성을 조정하게 된다. However, according to the present invention, the bias voltage applied to the
도 6은 본 발명에 따른 반도체 메모리 장치에서 비트라인 전압에 따른 셀 전류의 특성을 설명하기 위한 도면이다. FIG. 6 is a diagram illustrating characteristics of a cell current according to a bit line voltage in a semiconductor memory device according to the present invention.
리드 동작 모드시 데이터 판별을 위해 기준이 되는 문턱전압(Vt)인 기준 문턱전압(Vtref)의 조건을 만족하기 위해 채널 영역(10)에 음의 리드전압 -Vread을 인가하게 된다. 이때, 본원발명은 비트라인 BL이 P 형 채널 영역(10)과 연결되므로, 음(-)의 전압 영역 내에서 비트라인 BL 전압을 인가하여야 한다. In the read operation mode, a negative read voltage -Vread is applied to the
즉, 채널 영역(10)인 비트라인 BL에 음의 리드전압 -Vread을 인가하면, 데이터 '1'의 셀 전류는 데이터 '0'의 셀 전류에 비해 커지게 된다. 또한, 비트라인 BL에 양의 패스 전압 Vpass이 인가될 경우 데이터 '0'의 문턱전압(Vt0)과, 데이터 '1'의 문턱전압(Vt1)이 모두 음의 전압 값이 되어 해당하는 모든 셀을 턴 온 시킬 수 있도록 한다. That is, when a negative read voltage -Vread is applied to the bit line BL, which is the
이러한 구성 및 동작 특성을 갖는 본 발명의 동작 과정을 도 7 및 도 8의 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having such a configuration and operation characteristics will be described with reference to the timing diagrams of FIGS. 7 and 8 as follows.
먼저, 도 7은 본 발명에 따른 반도체 메모리 장치의 라이트 동작 모드시의 동작 타이밍도이다. First, FIG. 7 is an operation timing diagram in the write operation mode of the semiconductor memory device according to the present invention.
데이터 '1'의 라이트 동작시에는 리드라이트 비트라인 RWBL은 그라운드 전압 GND 상태를 유지하게 된다. 그리고, 워드라인 WL의 전압 레벨이 그라운드 전압 GND 레벨에서 음의 프로그램 전압 -VPgm으로 천이하게 된다. During the write operation of data '1', the read write bit line RWBL maintains the ground voltage GND state. Then, the voltage level of the word line WL transitions from the ground voltage GND level to the negative program voltage -VPgm.
여기서, 음의 프로그램 전압 -VPgm은 전하 저장층(14)에서 전자가 빠져나갈 수 있는 정도의 레벨로 설정되는 것이 바람직하다. 그리고, 워드라인 WL에 공급되는 음의 프로그램 전압 -VPgm은 워드라인 구동부에서 제어되는 것이 바람직하다. Here, the negative program voltage -Vpgm is preferably set at a level such that electrons can escape from the
그러면, 선택 스위치 T는 턴 오프 상태를 유지하게 되고 단위 셀 C의 워드라인 WL에는 음의 프로그램 전압 -VPgm이 인가된다. Then, the selector switch T is turned off and a negative program voltage -Vpgm is applied to the word line WL of the unit cell C.
그리고, 비트라인 BL의 전압 레벨이 그라운드 전압 GND 레벨에서 양의 프로그램 전압 +VPgm으로 천이하게 된다. 여기서, 양의 프로그램 전압 +VPgm은 워드라인 WL 전압과, 패스 전압 Vpss 보다 높은 전압 레벨을 갖는 것이 바람직하다. 그리고, 비트라인 BL에 공급되는 양의 프로그램 전압 +VPgm은 라이트 구동부 WD에서 제어되는 것이 바람직하다. Then, the voltage level of the bit line BL transitions from the ground voltage GND level to the positive program voltage + VPgm. Here, the positive program voltage + VPgm preferably has a word line WL voltage and a voltage level higher than the pass voltage Vpss. The positive program voltage + VPgm supplied to the bit line BL is preferably controlled by the write driver WD.
그러면, 단위 셀 C의 채널 영역(10)에 양의 프로그램 전압 +VPgm이 인가된다. 이러한 경우 채널 영역(10)으로부터 워드라인 WL 방향으로 전류가 흐르게 되어 단위 셀 C의 전하 저장층(14)에 양의 전하를 저장하여 데이터 '1'을 라이트 할 수 있게 된다. Then, a positive program voltage + VPgm is applied to the
반면에, 데이터 '0'의 라이트 동작시에는 리드라이트 비트라인 RWBL은 그라운드 전압 GND 상태를 유지하게 된다. 그리고, 워드라인 WL의 전압 레벨이 그라운드 전압 GND 레벨에서 양의 프로그램 전압 +VPgm으로 천이하게 된다. On the other hand, during the write operation of data '0', the read write bit line RWBL maintains the ground voltage GND state. Then, the voltage level of the word line WL transitions to the positive program voltage + VPgm from the ground voltage GND level.
그러면, 선택 스위치 T는 턴 온 상태가 되고 단위 셀 C의 워드라인 WL에는 양의 프로그램 전압 +VPgm이 인가된다. Then, the select switch T is turned on and a positive program voltage + VPgm is applied to the word line WL of the unit cell C.
그리고, 비트라인 BL의 전압 레벨이 그라운드 전압 GND 레벨에서 음의 프로그램 전압 -VPgm으로 천이하게 된다. 그러면, 단위 셀 C의 채널 영역(10)에 음의 프로그램 전압 -VPgm이 인가된다. 이러한 경우 워드라인 WL으로부터 채널 영역(10) 방향으로 전류가 흐르게 되어 단위 셀 C의 전하 저장층(14)에 음의 전하를 저장하여 데이터 '0'을 라이트 할 수 있게 된다. Then, the voltage level of the bit line BL transitions from the ground voltage GND level to the negative program voltage -VPgm. Then, a negative program voltage -Vpgm is applied to the
도 8은 본 발명에 따른 반도체 메모리 장치의 리드 동작 모드시의 동작 타이밍도이다. 8 is an operation timing diagram in a read operation mode of a semiconductor memory device according to the present invention.
데이터의 리드 동작시에는 리드라이트 비트라인 RWBL은 센싱전압 +Vsense 레벨로 천이하게 된다. 여기서, 센싱전압 +Vsense은 단위 셀 C의 소스 단자에서 드레인 단자로 흐르는 전압을 나타낸다. 이러한 리드라이트 비트라인 RWBL에 공급되는 센싱전압 +Vsense은 센스앰프 SA에 의해 제어되는 것이 바람직하다. 이때, 소스라인 SL은 그라운드 전압 GND 레벨을 유지하게 된다. During the data read operation, the read write bit line RWBL transitions to the sensing voltage + Vsense level. Here, the sensing voltage + Vsense represents a voltage flowing from the source terminal of the unit cell C to the drain terminal. The sensing voltage + Vsense supplied to the read bit line RWBL is preferably controlled by the sense amplifier SA. At this time, the source line SL maintains the ground voltage GND level.
그리고, 워드라인 WL은 양의 스위칭 전압 Vsw 레벨로 천이하게 된다. 여기서, 스위칭 전압 Vsw은 하이(High) 전압 레벨보다 작으며 워드라인 WL과 연결된 스위칭 소자 T가 턴 온 될 수 있는 정도의 전압 레벨로 설정되는 것이 바람직하다. 그리고, 워드라인 WL에 공급되는 스위칭 전압 Vsw은 워드라인 구동부에서 제어되는 것이 바람직하다. The word line WL then transitions to a positive switching voltage Vsw level. Here, the switching voltage Vsw is preferably set to a voltage level that is smaller than the high voltage level and the switching element T connected to the word line WL is turned on. The switching voltage Vsw supplied to the word line WL is preferably controlled by the word line driver.
그리고, 선택된 비트라인(BL)은 그라운드 전압 GND 레벨에서 음의 리드전압 -Vread으로 천이하게 된다. 그리고, 비 선택된 비트라인(BL)은 그라운드 전압 GND 레벨에서 양의 패스전압 Vpass으로 천이하게 된다. 여기서, 패스전압 Vpss은 단위 셀에 데이터가 프로그램되지 않는 정도의 낮은 전압 레벨을 갖는다. The selected bit line BL transitions to the negative read voltage -Vread at the ground voltage GND level. The unselected bit line BL transitions to the positive pass voltage Vpass at the ground voltage GND level. Here, the pass voltage Vpss has a low voltage level such that no data is programmed in the unit cell.
즉, 선택된 단위 셀 C에 저장된 데이터가 무엇인지 판별하기 위해서는 선택된 비트라인 BL에 음의 리드전압 -Vread을 인가하고, 비 선택된 비트라인(BL)에 양의 패스전압 Vpass을 인가하게 된다. 그러면, 비 선택된 단위 셀 C 들은 턴 온 상태가 된다. 이에 따라, 선택된 단위 셀 C에 저장된 데이터를 리드라이트 비트라인 RLBL에 흐르는 전류에 따라 리드 할 수 있게 된다. That is, to determine what data is stored in the selected unit cell C, a negative read voltage -Vread is applied to the selected bit line BL, and a positive pass voltage Vpass is applied to the unselected bit line BL. Then, the unselected unit cells C are turned on. Accordingly, the data stored in the selected unit cell C can be read according to the current flowing through the read write bit line RLBL.
도 9는 본 발명에 따른 반도체 메모리 장치의 다른 실시예이다. 9 is another embodiment of a semiconductor memory device according to the present invention.
도 9의 실시예는 도 2와 같은 구조를 갖는 본 발명의 단위 셀 C이 스택(Stack) 구조로 형성된다. 각각의 단위 셀 C 사이에는 절연층(20)이 형성되어, 각 단위 셀 C을 절연시키도록 한다. 이에 따라, 도 9의 실시예에 따른 본 발명의 반도체 메모리 장치는 멀티-레벨(Multi-level)의 데이터를 리드 또는 라이트 할 수 있게 된다. In the embodiment of FIG. 9, the unit cell C of the present invention having the structure shown in FIG. 2 is formed in a stack structure. An insulating
도 1은 종래의 반도체 메모리 장치에 관한 단위 셀의 단면도. 1 is a cross-sectional view of a unit cell of a conventional semiconductor memory device.
도 2는 본 발명에 따른 반도체 메모리 장치의 단위 셀의 단면도. 2 is a cross-sectional view of a unit cell of a semiconductor memory device according to the present invention.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이. 3 is a cell array of a semiconductor memory device according to the present invention;
도 4는 본 발명에 따른 반도체 메모리 장치의 폴리 실리콘 레이어를 나타낸 도면. 4 illustrates a polysilicon layer of a semiconductor memory device according to the present invention.
도 5 및 도 6은 본 발명에 따른 반도체 메모리 장치의 셀 동작 특성을 설명하기 위한 도면. 5 and 6 illustrate cell operating characteristics of a semiconductor memory device according to the present invention;
도 7 및 도 8은 본 발명에 따른 반도체 메모리 장치의 라이트 및 리드 동작 타이밍도. 7 and 8 are timing diagrams of write and read operations of a semiconductor memory device according to the present invention;
도 9는 본 발명에 따른 반도체 메모리 장치의 다른 실시예. 9 is another embodiment of a semiconductor memory device according to the present invention;
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