KR100861190B1 - One transistor type dram - Google Patents

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강희복
안진홍
홍성주
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Abstract

A one-transistor type DRAM is provided to increase efficiency of a sense amplifier by generating a plurality of reference voltages reflecting multi-bit data write/retention characteristics of a main cell by using a reference cell array. According to a one-transistor type DRAM using a floating body storing device controlled by a word line as being connected between a bit line and a source line, a plurality of source lines and word lines are arranged in a row direction. A plurality of bit lines are arranged in a column direction. A plurality of reference bit lines are arranged in a column direction. A cell array(30) includes the floating body storing device, and is formed on a region where the source line, the word line and the bit line intersect with each other. A reference cell array(20) includes the floating body storing device, and is formed on a region where the source line, the bit line and the reference bit line intersect with each other, and outputs a plurality of different reference currents. A reference voltage generation part(40-60) is connected to the reference bit line, and generates a plurality of different reference voltages corresponding to the reference currents. A sense amplifier(S/A) and a write driving part(W/D) are connected to the bit line, and are applied with the reference voltages.

Description

1-트랜지스터형 디램{One transistor type DRAM}One-transistor DRAM

본 발명은 1-트랜지스터형 디램에 관한 것으로서, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 레퍼런스 전압을 발생시킴으로써 메인 셀의 멀티-비트 데이터 특성을 반영한 복수개의 레퍼런스 전압을 발생하도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 1-transistor type DRAM, which reflects the multi-bit data characteristics of a main cell by generating a reference voltage using a reference cell array in a 1-transistor type DRAM using a floating body storage element. It is a technique for generating a plurality of reference voltages.

일반적으로 디램(DRAM)과 같은 반도체 소자는 실리콘 웨이퍼 상에 집적된다. 그러나, 반도체 소자에서 사용되고 있는 실리콘 웨이퍼는 전체 실리콘이 소자의 동작에 이용되는 것이 아니라 단지 표면으로부터 수 ㎛의 제한된 두께만 소자 동작에 이용된다. 결국, 소자의 동작에 필요한 일부를 제외한 나머지 실리콘 웨이퍼는 전력 소비를 증가시키고, 구동속도(Driving Speed)를 떨어뜨리는 요인이 된다. In general, semiconductor devices such as DRAM are integrated on a silicon wafer. However, silicon wafers used in semiconductor devices are not used for the operation of the device but only a limited thickness of several micrometers from the surface for device operation. As a result, the remaining silicon wafers, except for those required for the operation of the device, increase power consumption and reduce driving speeds.

이에, 실리콘 기판에 절연층을 개재해서 수 ㎛ 두께의 실리콘 단결정층을 형성하여 구성한 SOI(Silicon On Insulator) 웨이퍼의 필요성이 대두되었다. SOI 웨이퍼에 집적된 반도체 소자는 통상의 실리콘 웨이퍼에 집적된 반도체 소자와 비교해서 작은 접합 용량에 의한 고속화가 가능하고, 낮은 문턱전압에 의한 저전압화로 인해 고속화 및 저전압화를 충족시킬 있는 장점이 있다. Accordingly, there is a need for a silicon on insulator (SOI) wafer formed by forming a silicon single crystal layer having a thickness of several μm through an insulating layer on a silicon substrate. The semiconductor device integrated on the SOI wafer can be speeded up by the small junction capacity compared to the semiconductor device integrated on the conventional silicon wafer, and has the advantages of speeding up and voltage reduction due to the low voltage due to the low threshold voltage.

하지만, 이러한 SOI 웨이퍼에 집적된 반도체 소자에서 레퍼런스 전압을 효과적으로 제어하지 못할 경우 센스앰프의 센싱 효율이 저하된다. 이에 따라, 칩 전체의 데이터 센싱 마진 및 수율이 저하되는 문제점이 있다. 또한, 종래의 1-트랜지스터형 디램 셀은 멀티 레벨로 데이터를 저장할 수 없으므로 리드/라이트 동작을 효율적으로 수행할 수 없게 된다. However, if the reference voltage is not effectively controlled in the semiconductor device integrated in the SOI wafer, the sensing efficiency of the sense amplifier is reduced. Accordingly, there is a problem that the data sensing margin and yield of the entire chip is reduced. In addition, since the conventional 1-transistor type DRAM cell cannot store data at multiple levels, the read / write operation cannot be efficiently performed.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 메인 셀의 멀티-비트 데이터 라이트 및 유지 특성을 반영하는 복수개의 레퍼런스 전압을 발생하여 센스앰프의 효율을 증가시킬 수 있도록 하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and in the 1-transistor DRAM using a floating body storage device, the multi-bit data write and sustain characteristics of the main cell are obtained using a reference cell array. The purpose of the present invention is to generate a plurality of reflected reference voltages to increase the efficiency of the sense amplifier.

또한, 본 발명은 복수개의 데이터를 용이하게 리드/라이트할 수 있도록 하는데 그 목적이 있다. In addition, an object of the present invention is to be able to easily read / write a plurality of data.

또한, 본 발명은 1-트랜지스터형 디램에 NDRO(Non Destructive Read Out) 방식을 적용하여 리드 동작시 셀의 데이터가 파괴되지 않도록 함으로써 셀의 신뢰성을 향상시킬 수 있도록 하는데 그 목적이 있다. In addition, an object of the present invention is to improve the reliability of the cell by applying a non-destructive read out (NDRO) method to the 1-transistor DRAM so that the data of the cell is not destroyed during the read operation.

또한, 본 발명은 1-트랜지스터형 디램을 구현하여 셀 사이즈를 획기적으로 줄일 수 있도록 하는데 그 목적이 있다. In addition, an object of the present invention is to implement a 1-transistor type DRAM to significantly reduce the cell size.

상기한 목적을 달성하기 위한 본 발명의 1-트랜지스터형 디램은, 비트라인과 소스 라인 사이에 연결되어 워드라인에 의해 제어되는 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서, 로오 방향으로 복수개 배열된 소스라인 및 워드라인; 컬럼 방향으로 복수개 배열된 비트라인; 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인; 플로팅 바디 저장 소자를 포함하며, 소스라인, 워드라인, 및 비트라인이 교차하는 영역에 각각 형성된 셀 어레이; 플로팅 바디 저장 소자를 포함하고, 소스라인, 워드라인, 레퍼런스 비트라인이 교차하는 영역에 각각 형성되며, 복수개의 서로 다른 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이; 레퍼런스 비트라인에 연결되어 복수개의 서로 다른 레퍼런스 전류에 대응하는 복수개의 서로 다른 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부; 및 비트라인에 각각 연결되어 복수개의 서로 다른 레퍼런스 전압이 각각 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 한다. In the 1-transistor type DRAM of the present invention for achieving the above object, in the 1-transistor type DRAM using a floating body storage element connected between the bit line and the source line controlled by the word line, A plurality of source lines and word lines arranged in a row direction; A plurality of bit lines arranged in a column direction; A plurality of reference bit lines arranged in a column direction; A cell array including a floating body storage element, each cell array formed in an area where a source line, a word line, and a bit line cross each other; A reference cell array including a floating body storage element, each of which is formed in an area where a source line, a word line, and a reference bit line cross each other, and outputs a plurality of different reference currents; A reference voltage generator connected to a reference bit line to generate a plurality of different reference voltages corresponding to a plurality of different reference currents; And a sense amplifier and a write driver connected to the bit lines, respectively, to which a plurality of different reference voltages are respectively applied.

본 발명은 다음과 같은 효과를 제공한다. The present invention provides the following effects.

첫째, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 메인 셀의 멀티-비트 데이터 라이트 및 유지 특성을 반영하는 복수개의 레퍼런스 전압을 발생하여 센스앰프의 효율을 증가시킬 수 있도록 한다. First, in a 1-transistor type DRAM using a floating body storage device, a reference cell array is used to generate a plurality of reference voltages that reflect the multi-bit data write and sustain characteristics of the main cell, thereby increasing the efficiency of the sense amplifier. To increase it.

둘째, 본 발명은 복수개의 데이터를 용이하게 리드/라이트할 수 있도록 한다. Second, the present invention makes it possible to easily read / write a plurality of data.

셋째, 본 발명은 1-트랜지스터형 디램에 NDRO(Non Destructive Read Out) 방식을 적용하여 리드 동작시 셀의 데이터가 파괴되지 않도록 함으로써 셀의 신뢰성을 향상시킬 수 있도록 하는데 그 목적이 있다. Third, an object of the present invention is to improve cell reliability by applying a non-destructive read out (NDRO) method to a 1-transistor type DRAM so that data of a cell is not destroyed during a read operation.

넷째, 본 발명은 1-트랜지스터형 디램을 구현하여 셀 사이즈를 획기적으로 줄일 수 있도록 하는 효과를 제공한다. Fourth, the present invention implements a 1-transistor type DRAM to provide an effect of significantly reducing the cell size.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 1은 본 발명에 따른 1-트랜지스터형 디램의 단위 셀을 도시한 단면도이다. 1 is a cross-sectional view illustrating a unit cell of a 1-transistor DRAM according to the present invention.

SOI(Silicon On Insulator) 웨이퍼(10)는 실리콘 기판(1)과 매몰 산화막(Buried Oxide Layer;2) 및 실리콘층(3)의 적층 구조로 이루어진다. 이러한 SOI 웨이퍼(10)의 실리콘층(3)에 활성영역을 한정하는 소자분리막(11)이 매몰산화막(2)과 접하도록 형성된다. The silicon on insulator (SOI) wafer 10 has a stacked structure of a silicon substrate 1, a buried oxide layer 2, and a silicon layer 3. An isolation layer 11 defining an active region in the silicon layer 3 of the SOI wafer 10 is formed in contact with the buried oxide film 2.

그리고, 실리콘층(3)의 활성영역 상부에는 게이트(12)가 형성된다. 또한, 게이트(12) 양측의 실리콘층(3) 내에 매몰산화막(2)과 접하도록 소스/드레인 영 역(13a,13b)이 형성된다. The gate 12 is formed on the active region of the silicon layer 3. In addition, source / drain regions 13a and 13b are formed in the silicon layer 3 on both sides of the gate 12 to contact the buried oxide film 2.

SOI 웨이퍼(10)에 구현된 디램 셀은, 게이트(12) 아래의 채널영역에 해당하는 플로팅 바디(Floating Body;15)에 정공(Hole)과 전자(Electron)가 포획되는 것에 의해 데이터 저장이 이루어진다. In the DRAM cell implemented in the SOI wafer 10, data is stored by trapping holes and electrons in a floating body 15 corresponding to a channel region under the gate 12. .

예컨대, 도 2a에 도시된 바와 같이, 데이터 "1" 저장(Store) 상태는 플로팅 바디(15)에 정공이 많은 상태로 이해될 수 있다. 그리고, 도 2b에 도시된 바와 같이, 데이터 "0" 저장 상태는 플로팅 바디(15)에 정공이 적은 상태 또는 전자가 많은 상태로 이해될 수 있다. For example, as shown in FIG. 2A, the data “1” store state may be understood as a state where there are many holes in the floating body 15. As shown in FIG. 2B, the data “0” storage state may be understood as a state in which the floating body 15 has few holes or a lot of electrons.

도 3은 본 발명에 따른 1-트랜지스터형 디램의 멀티 레벨 리드 전류의 특성을 나타낸 파형도이다. 3 is a waveform diagram illustrating characteristics of a multi-level read current of a 1-transistor DRAM according to the present invention.

도 3은 SOI 웨이퍼(10)에 구현된 디램 셀에 대하여 셀 드레인 전압(Vd)을 0.2V로 하고, 셀 소스 전압을 그라운드(GND)로 하면서 셀 게이트 전압을 스윕(Sweep) 했을 때의 셀 읽기 전류를 나타낸 그래프이다. 3 shows a cell read when the cell gate voltage is set to 0.2V for the DRAM cell implemented in the SOI wafer 10, and the cell gate voltage is sweeped while the cell source voltage is set to ground GND. A graph showing the current.

본 발명의 실시예에서는 4 레벨의 전류를 이용하여 2비트 데이터를 저장하는 것을 그 실시예로 설명한다. In the embodiment of the present invention, storing 2-bit data using four levels of current is described as the embodiment.

즉, 워드라인(WL)에 워드라인 리드전압이 인가되면 리드전류가 비트라인(BL)에서 소스라인(SL) 쪽으로 흐른다. 이때, 흐르는 센싱 전류의 양이 기준전류 ref2 보다 크면 데이터 "11"이 리드되고, 기준전류 ref1 보다 크면 데이터 "10"이 리드된다. 그리고, 리드 전류의 값이 기준전류 ref0 보다 크면 데이터 "01"이 리드되고, 리드전류의 값이 기준전류 ref0 보다 작으면 데이터 "00"이 리드된다. That is, when the word line read voltage is applied to the word line WL, the read current flows from the bit line BL toward the source line SL. At this time, if the amount of the sensing current flowing is larger than the reference current ref2, the data "11" is read. If the amount of sensing current is greater than the reference current ref1, the data "10" is read. If the value of the read current is larger than the reference current ref0, the data "01" is read. If the value of the read current is smaller than the reference current ref0, the data "00" is read.

데이터 "11"의 전류 레벨이 가장 높고, 데이터 "10"의 전류 레벨이 데이터 "11"의 전류 레벨보다 낮다. 그리고, 데이터 "01"의 전류 레벨이 데이터 "10"의 전류 레벨보다 낮고, 데이터 "00"의 전류 레벨이 데이터 "01"의 전류 레벨보다 낮다. 각각의 4레벨 전류 사이에 기준전류 ref0,ref1,ref2의 값이 존재하여 멀티 레벨의 리드 동작이 수행된다. The current level of data "11" is the highest, and the current level of data "10" is lower than the current level of data "11". Then, the current level of data "01" is lower than the current level of data "10", and the current level of data "00" is lower than the current level of data "01". Values of the reference currents ref0, ref1, and ref2 exist between the four level currents to perform the multi-level read operation.

도 4a는 본 발명에 따른 1-트랜지스터형 디램의 데이터 리드 방법을 설명하기 위한 회로도이다. 4A is a circuit diagram illustrating a data read method of a 1-transistor DRAM according to the present invention.

본 발명의 1-트랜지스터형 디램은 플로팅 바디 트랜지스터 FBT의 소스(13a)와 드레인(13b)에 각각 소스 라인 SL과 비트라인 BL이 연결되고, 게이트(12)에 워드라인 WL이 연결된다. In the 1-transistor DRAM of the present invention, the source line SL and the bit line BL are connected to the source 13a and the drain 13b of the floating body transistor FBT, respectively, and the word line WL is connected to the gate 12.

도 4b는 도 4a의 동작을 설명하기 위한 타이밍도이다. 4B is a timing diagram for describing the operation of FIG. 4A.

본 발명의 1-트랜지스터형 디램 셀은 데이터를 리드 하기 위한 타이밍이 t0 내지 t2 구간으로 구분된다. 여기서, t0,t2 구간은 데이터를 유지하는 홀드(Hold) 구간이다. 그리고, t1 구간은 데이터 리드를 수행하는 구간이다. In the 1-transistor type DRAM cell of the present invention, the timing for reading data is divided into t0 to t2 sections. Here, the t0 and t2 sections are hold sections that hold data. The t1 section is a section for performing data read.

먼저, t0 구간 즉, 제 1홀드 구간에서는 워드라인 WL이 그라운드 GND 레벨을 유지한다. 그리고, 소스 라인 SL과, 비트라인 BL이 프리차지 전압 Vpre 레벨을 유지한다. 이에 따라, t0 구간에서는 플로팅 바디(15)에 데이터가 유지되는 동작을 수행한다. First, the word line WL maintains the ground GND level in the t0 period, that is, the first hold period. The source line SL and the bit line BL maintain the precharge voltage Vpre level. Accordingly, the data is maintained in the floating body 15 in the t0 section.

그 후, t1 구간에서는 셀에 저장된 데이터를 리드하기 위해 워드라인 WL의 전압이 워드라인 센싱 전압 Vwlsense 레벨로 천이한다. 이때, 소스 라인 SL이 소 스라인 센싱 전압 Vslsense 레벨로 천이하고, 비트라인 BL이 프리차지 전압 Vpre 레벨을 유지한다. 이에 따라, 비트라인 BL에서 소스 라인 SL 쪽으로 센싱 전류를 감지하기 위한 센싱 전류 Isense가 흐르게 된다. Thereafter, in the period t1, the voltage of the word line WL transitions to the word line sensing voltage Vwlsense level to read data stored in the cell. At this time, the source line SL transitions to the source line sensing voltage Vslsense level, and the bit line BL maintains the precharge voltage Vpre level. As a result, a sensing current Isense flows from the bit line BL toward the source line SL.

즉, 비트라인 BL과 소스 라인 SL 사이에 센싱전류 Isense를 감지하기 위한 드레인 소스 전압 Vds이 걸리도록 하여 셀 데이터를 리드하게 된다. That is, the cell data is read between the bit line BL and the source line SL by applying the drain source voltage Vds for sensing the sensing current Isense.

이어서, t2 구간, 즉 제 2홀드 구간에서는 워드라인 WL이 그라운드 전압 GND 레벨로 천이한다. 그리고, 소스 라인 SL이 프리차지 전압 Vpre 레벨로 천이하고, 비트라인 BL이 프리차지 전압 Vpre 레벨을 유지한다. Subsequently, in the t2 period, that is, the second hold period, the word line WL transitions to the ground voltage GND level. The source line SL transitions to the precharge voltage Vpre level, and the bit line BL maintains the precharge voltage Vpre level.

본 발명의 실시예에서 워드라인 센싱 전압 Vwlsense은 그라운드 전압 GND 보다 높은 레벨을 가지며, 소스라인 센싱 전압 Vslsense은 프리차지 전압 Vpre 보다 낮고 그라운드 전압 GND 보다 높은 레벨을 갖는 것이 바람직하다. In an embodiment of the present invention, the word line sensing voltage Vwlsense has a level higher than the ground voltage GND, and the source line sensing voltage Vslsense preferably has a level lower than the precharge voltage Vpre and higher than the ground voltage GND.

도 5는 본 발명에 따른 1-트랜지스터형 디램의 제 1실시예이다. 도 5의 실시예에서는 4 레벨의 전류를 이용하여 2 비트 데이터를 저장하는 경우를 설명한다. 5 is a first embodiment of a one-transistor DRAM according to the present invention. 5 illustrates a case of storing 2-bit data using four levels of current.

본 발명은 레퍼런스(Reference) 셀 어레이(20)와, 셀 어레이(30)와, 복수개의 레퍼런스 전압 발생부(40~60)와, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다. The present invention includes a reference cell array 20, a cell array 30, a plurality of reference voltage generators 40 to 60, a sense amplifier S / A, and a write driver W / D.

여기서, 레퍼런스 셀 어레이(20)는 복수개의 소스라인 SL0~SL2과 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 복수개의 레퍼런스 비트라인 RBL0~RBL5이 컬럼 방향으로 배치된다. 이러한 레퍼런스 셀 어레이(20)는 메인 셀의 특성을 반영하는 레퍼런스 셀 RC1,RC2을 구현하여 복수개의 레퍼런스 전압 Nref0~Nref2을 발생시킴으로써 센스앰프의 효율을 증가시킬 수 있도록 한다. In the reference cell array 20, a plurality of source lines SL0 to SL2 and a plurality of word lines WL0 to WL3 are arranged in a row direction. The plurality of reference bit lines RBL0 to RBL5 are arranged in the column direction. The reference cell array 20 implements the reference cells RC1 and RC2 reflecting the characteristics of the main cell to generate a plurality of reference voltages Nref0 to Nref2 to increase the efficiency of the sense amplifier.

레퍼런스 셀 어레이(20)에서 각각의 레퍼런스 셀 RC1,RC2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 레퍼런스 비트라인 RBL0을 공유한다. 그리고, 레퍼런스 셀 RC1,RC2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 레퍼런스 셀 RC1,RC2은 소스 단자가 서로 다른 소스라인 SL0,SL1과 연결된다. In the reference cell array 20, each reference cell RC1, RC2 is connected between the source line SL0 and the source line SL1 so that the common drain terminal shares the reference bit line RBL0. The gate terminals of the reference cells RC1 and RC2 are connected to the word lines WL0 and WL1, respectively. The reference cells RC1 and RC2 disposed up and down are connected to source lines SL0 and SL1 having different source terminals.

이러한 레퍼런스 셀 어레이(20)에 포함된 셀 들은 로오 방향으로 3개의 쌍을 이루게 된다. 즉, 6개의 컬럼을 기본 단위로 하여 레퍼런스 셀 RC을 구성하여 컬럼 셀 들은 각각 서로 다른 데이터를 저장하게 된다. The cells included in the reference cell array 20 form three pairs in a row direction. That is, the reference cell RC is configured with six columns as the basic unit, and the column cells store different data.

예를 들어, 레퍼런스 비트라인 RBL0에 연결된 레퍼런스 셀 RC1,RC2 들은 메인 셀 C1,C2의 라이트 시점과 동일한 시간에 데이터 "00"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL0에는 데이터 "00"과 대응하는 레퍼런스 전류 Iref_cell00가 흐르게 된다. For example, the reference cells RC1 and RC2 connected to the reference bit line RBL0 may write data "00" at the same time as the write time of the main cells C1 and C2. Accordingly, the reference current Iref_cell00 corresponding to the data "00" flows through the reference bit line RBL0.

그리고, 레퍼런스 비트라인 RBL1에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "01"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL1에는 데이터 "01"과 대응하는 레퍼런스 전류 Iref_cell01가 흐르게 된다. Reference cells connected to the reference bit line RBL1 may write data "01" at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell01 corresponding to the data "01" flows through the reference bit line RBL1.

또한, 레퍼런스 비트라인 RBL2에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "01"을 라이트하게 된다. 이에 따라, 레퍼런스 비트 라인 RBL2에는 데이터 "01"과 대응하는 레퍼런스 전류 Iref_cell01가 흐르게 된다. In addition, the reference cells connected to the reference bit line RBL2 may write data "01" at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell01 corresponding to the data "01" flows through the reference bit line RBL2.

그리고, 레퍼런스 비트라인 RBL3에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "10"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL3에는 데이터 "10"과 대응하는 레퍼런스 전류 Iref_cell10가 흐르게 된다. Reference cells connected to the reference bit line RBL3 write data “10” at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell10 corresponding to the data "10" flows through the reference bit line RBL3.

또한, 레퍼런스 비트라인 RBL4에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "10"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL4에는 데이터 "10"과 대응하는 레퍼런스 전류 Iref_cell10가 흐르게 된다. In addition, the reference cells connected to the reference bit line RBL4 write data “10” at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell10 corresponding to the data "10" flows through the reference bit line RBL4.

그리고, 레퍼런스 비트라인 RBL5에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "11"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL5에는 데이터 "11"과 대응하는 레퍼런스 전류 Iref_cell11가 흐르게 된다. Reference cells connected to the reference bit line RBL5 may write data “11” at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell11 corresponding to the data "11" flows through the reference bit line RBL5.

레퍼런스 셀 어레이(20)는 메인 셀 어레이(30)와 동일한 특성을 유지하기 위해 셀 구조가 동일하게 형성되며, 라이트 타이밍도 동일한 조건으로 제어된다. 따라서, 데이터 "00"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "00"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. The reference cell array 20 has the same cell structure to maintain the same characteristics as the main cell array 30, and the write timing is also controlled under the same conditions. Therefore, the sensing current of the reference cell RC which has written data "00" and the sensing current value of the main cell C which has written data "00" are set to have the same value.

그리고, 데이터 "01"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "01"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. 데이터 "10"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "10"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. 또한, 데이터 "11"을 라이 트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "11"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. The sensing current of the reference cell RC that has written data "01" and the sensing current value of the main cell C which has written data "01" are set to have the same value. The sensing current of the reference cell RC writing the data "10" and the sensing current value of the main cell C writing the data "10" are set to have the same value. In addition, the sensing current of the reference cell RC which has written data "11" and the sensing current value of the main cell C which has written data "11" are set to have the same value.

그리고, 셀 어레이(30)는 복수개의 소스 라인 SL0~SL2과 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 BL0,BL1이 컬럼 방향으로 배치된다. In the cell array 30, a plurality of source lines SL0 to SL2 and a plurality of word lines WL0 to WL3 are arranged in the row direction. A plurality of bit lines BL0 and BL1 are arranged in the column direction.

셀 어레이(30)에서 각각의 셀 C1,C2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 비트라인 BL0을 공유한다. 그리고, 셀 C1,C2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 셀 C1,C2은 소스단자가 서로 다른 소스라인 SL0,SL1과 연결된다. Each cell C1, C2 in the cell array 30 is connected between the source line SL0 and the source line SL1 so that the common drain terminal shares the bit line BL0. The gate terminals of the cells C1 and C2 are connected to the word lines WL0 and WL1, respectively. The cells C1 and C2 disposed up and down are connected to source lines SL0 and SL1 having different source terminals.

여기서, 비트라인 BL과 소스라인 SL 사이에는 셀의 센싱 전류를 감지하기 위한 센싱 바이어스 전압인, 소스라인 센싱 전압 Vslsense이 인가된다. 이에 따라, 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Icell가 흐르게 된다. Here, a source line sensing voltage Vslsense, which is a sensing bias voltage for sensing a sensing current of a cell, is applied between the bit line BL and the source line SL. Accordingly, the cell sensing current Icell flows according to the storage state of the cell data.

또한, 복수개의 레퍼런스 전압 발생부(40~60)는 센스앰프 S/A의 레퍼런스 전류를 발생시키기 위해 복수개의 레퍼런스 비트라인 RBL0~RBL5과 연결된다. 그리고, 복수개의 레퍼런스 전압 발생부(40~60)는 복수개의 레퍼런스 비트라인 RBL0~RBL5에 흐르는 레퍼런스 전류 Iref_cell00~Iref_cell11를 각각 제어하여 서로 다른 복수개의 레퍼런스 전압 Nref0~Nref2을 발생시킨다. In addition, the plurality of reference voltage generators 40 to 60 are connected to the plurality of reference bit lines RBL0 to RBL5 to generate a reference current of the sense amplifier S / A. The plurality of reference voltage generators 40 to 60 control the reference currents Iref_cell00 to Iref_cell11 flowing through the plurality of reference bit lines RBL0 to RBL5, respectively, to generate a plurality of different reference voltages Nref0 to Nref2.

복수개의 레퍼런스 비트라인 RBL0~RBL5은 두 개씩 쌍을 이루어 레퍼런스 전압 발생부(40~60)와 연결된다. 즉, 레퍼런스 전압 발생부(40)는 레퍼런스 비트라인 RBL0,RBL1과 연결되어 레퍼런스 전류 Iref_cell00,Iref_cell01에 따라 레퍼런스 전압 Nref0를 발생한다. 그리고, 레퍼런스 전압 발생부(50)는 레퍼런스 비트라인 RBL2,RBL3과 연결되어 레퍼런스 전류 Iref_cell01,Iref_cell10에 따라 레퍼런스 전압 Nref1를 발생한다. 레퍼런스 전압 발생부(60)는 레퍼런스 비트라인 RBL4,RBL5과 연결되어 레퍼런스 전류 Iref_cell10,Iref_cell11에 따라 레퍼런스 전압 Nref2를 발생한다. The plurality of reference bit lines RBL0 to RBL5 are connected to the reference voltage generators 40 to 60 in pairs. That is, the reference voltage generator 40 is connected to the reference bit lines RBL0 and RBL1 to generate the reference voltage Nref0 according to the reference currents Iref_cell00 and Iref_cell01. The reference voltage generator 50 is connected to the reference bit lines RBL2 and RBL3 to generate the reference voltage Nref1 according to the reference currents Iref_cell01 and Iref_cell10. The reference voltage generator 60 is connected to the reference bit lines RBL4 and RBL5 to generate the reference voltage Nref2 according to the reference currents Iref_cell10 and Iref_cell11.

각각의 비트라인 BL0,BL1에는 센스앰프 S/A 및 라이트 구동부 W/D가 일대일 대응하여 연결된다. 여기서, 센스앰프 S/A 및 라이트 구동부 W/D에는 센싱 전압을 판별하기 위한 복수개의 레퍼런스 전압 Nref0~Nref2이 각각 인가되어 셀 전류 Icell를 제어한다. A sense amplifier S / A and a write driver W / D are connected to each bit line BL0 and BL1 in a one-to-one correspondence. Here, a plurality of reference voltages Nref0 to Nref2 for determining a sensing voltage are applied to the sense amplifier S / A and the write driver W / D to control the cell current Icell.

센스앰프 S/A는 셀 데이터를 감지하여 데이터 "11"과, 데이터 "10"과, 데이터 "01" 및 데이터 "00"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다. The sense amplifier S / A senses cell data to distinguish data "11", data "10", data "01", and data "00". The write driver W / D supplies a driving voltage corresponding to the write data to the bit line BL when writing data to the cell.

도 6은 본 발명에 따른 1-트랜지스터형 디램의 제 2실시예이다. 도 6의 실시예에서는 4 레벨의 전류를 이용하여 2 비트 데이터를 저장하는 경우를 설명한다. 6 is a second embodiment of a one-transistor DRAM according to the present invention. In the embodiment of FIG. 6, two-bit data is stored using four levels of current.

본 발명은 레퍼런스(Reference) 셀 어레이(100)와, 셀 어레이(110)와, 복수개의 복수개의 레퍼런스 전압 발생부(120~140)와, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다. The present invention includes a reference cell array 100, a cell array 110, a plurality of reference voltage generators 120 to 140, a sense amplifier S / A, and a write driver W / D. .

여기서, 레퍼런스 셀 어레이(100)는 복수개의 소스라인 SL0~SL3과 복수개의 워드라인 WL0~WL5이 로오 방향으로 배치된다. 그리고, 복수개의 레퍼런스 비트라인 RBL0~RBL5이 컬럼 방향으로 배치된다. 이러한 레퍼런스 셀 어레이(100)는 메인 셀의 특성을 반영하는 레퍼런스 셀 RC1,RC2을 구현하여 복수개의 레퍼런스 전압 Nref0~Nref2을 발생시킴으로써 센스앰프의 효율을 증가시킬 수 있도록 한다. In the reference cell array 100, a plurality of source lines SL0 to SL3 and a plurality of word lines WL0 to WL5 are arranged in a row direction. The plurality of reference bit lines RBL0 to RBL5 are arranged in the column direction. The reference cell array 100 may implement the reference cells RC1 and RC2 reflecting the characteristics of the main cell to generate a plurality of reference voltages Nref0 to Nref2 to increase the efficiency of the sense amplifier.

레퍼런스 셀 어레이(100)에서 각각의 레퍼런스 셀 RC1,RC2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 레퍼런스 비트라인 RBL0을 공유한다. 그리고, 레퍼런스 셀 RC1,RC2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 레퍼런스 셀 RC1,RC2은 소스 단자가 서로 다른 소스라인 SL0,SL1과 연결된다. In the reference cell array 100, each reference cell RC1, RC2 is connected between the source line SL0 and the source line SL1 so that the common drain terminal shares the reference bit line RBL0. The gate terminals of the reference cells RC1 and RC2 are connected to the word lines WL0 and WL1, respectively. The reference cells RC1 and RC2 disposed up and down are connected to source lines SL0 and SL1 having different source terminals.

이러한 레퍼런스 셀 어레이(100)에 포함된 셀 들은 로오 방향으로 3개의 쌍을 이루게 된다. 즉, 6개의 컬럼을 기본 단위로 하여 레퍼런스 셀 RC을 구성하여 컬럼 셀 들은 각각 서로 다른 데이터를 저장하게 된다. The cells included in the reference cell array 100 form three pairs in a row direction. That is, the reference cell RC is configured with six columns as the basic unit, and the column cells store different data.

예를 들어, 레퍼런스 비트라인 RBL0에 연결된 레퍼런스 셀 RC1,RC2 들은 메인 셀 C1,C2의 라이트 시점과 동일한 시간에 데이터 "00"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL0에는 데이터 "00"과 대응하는 레퍼런스 전류 Iref_cell00가 흐르게 된다. For example, the reference cells RC1 and RC2 connected to the reference bit line RBL0 may write data "00" at the same time as the write time of the main cells C1 and C2. Accordingly, the reference current Iref_cell00 corresponding to the data "00" flows through the reference bit line RBL0.

그리고, 레퍼런스 비트라인 RBL1에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "01"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL1에는 데이터 "01"과 대응하는 레퍼런스 전류 Iref_cell01가 흐르게 된다. Reference cells connected to the reference bit line RBL1 may write data "01" at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell01 corresponding to the data "01" flows through the reference bit line RBL1.

또한, 레퍼런스 비트라인 RBL2에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "01"을 라이트하게 된다. 이에 따라, 레퍼런스 비트 라인 RBL2에는 데이터 "01"과 대응하는 레퍼런스 전류 Iref_cell01가 흐르게 된다. In addition, the reference cells connected to the reference bit line RBL2 may write data "01" at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell01 corresponding to the data "01" flows through the reference bit line RBL2.

그리고, 레퍼런스 비트라인 RBL3에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "10"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL3에는 데이터 "10"과 대응하는 레퍼런스 전류 Iref_cell10가 흐르게 된다. Reference cells connected to the reference bit line RBL3 write data “10” at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell10 corresponding to the data "10" flows through the reference bit line RBL3.

또한, 레퍼런스 비트라인 RBL4에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "10"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL4에는 데이터 "10"과 대응하는 레퍼런스 전류 Iref_cell10가 흐르게 된다. In addition, the reference cells connected to the reference bit line RBL4 write data “10” at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell10 corresponding to the data "10" flows through the reference bit line RBL4.

그리고, 레퍼런스 비트라인 RBL5에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "11"을 라이트하게 된다. 이에 따라, 레퍼런스 비트라인 RBL5에는 데이터 "11"과 대응하는 레퍼런스 전류 Iref_cell11가 흐르게 된다. Reference cells connected to the reference bit line RBL5 may write data “11” at the same time as the write time of the main cell. Accordingly, the reference current Iref_cell11 corresponding to the data "11" flows through the reference bit line RBL5.

레퍼런스 셀 어레이(100)는 메인 셀 어레이(110)와 동일한 특성을 유지하기 위해 셀 구조가 동일하게 형성되며, 라이트 타이밍도 동일한 조건으로 제어된다. 따라서, 데이터 "00"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "00"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. The reference cell array 100 has the same cell structure to maintain the same characteristics as the main cell array 110, and the write timing is also controlled under the same conditions. Therefore, the sensing current of the reference cell RC which has written data "00" and the sensing current value of the main cell C which has written data "00" are set to have the same value.

그리고, 데이터 "01"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "01"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. 데이터 "10"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "10"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. 또한, 데이터 "11"을 라이 트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "11"을 라이트한 메인 셀 C의 센싱 전류 값은 동일한 값을 갖도록 설정된다. The sensing current of the reference cell RC that has written data "01" and the sensing current value of the main cell C which has written data "01" are set to have the same value. The sensing current of the reference cell RC writing the data "10" and the sensing current value of the main cell C writing the data "10" are set to have the same value. In addition, the sensing current of the reference cell RC which has written data "11" and the sensing current value of the main cell C which has written data "11" are set to have the same value.

그리고, 셀 어레이(110)는 복수개의 소스 라인 SL0~SL3과 복수개의 워드라인 WL0~WL5이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 BL0,BL1이 컬럼 방향으로 배치된다. In the cell array 110, a plurality of source lines SL0 to SL3 and a plurality of word lines WL0 to WL5 are arranged in a row direction. A plurality of bit lines BL0 and BL1 are arranged in the column direction.

셀 어레이(110)에서 각각의 셀 C1,C2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 비트라인 BL0을 공유한다. 그리고, 셀 C1,C2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 셀 C1,C2은 소스단자가 서로 다른 소스라인 SL0,SL1과 연결된다. In the cell array 110, each of the cells C1 and C2 is connected between the source line SL0 and the source line SL1 so that the common drain terminal shares the bit line BL0. The gate terminals of the cells C1 and C2 are connected to the word lines WL0 and WL1, respectively. The cells C1 and C2 disposed up and down are connected to source lines SL0 and SL1 having different source terminals.

여기서, 비트라인 BL과 소스라인 SL 사이에는 셀의 센싱 전류를 감지하기 위한 센싱 바이어스 전압인, 소스라인 센싱 전압 Vslsense이 인가된다. 이에 따라, 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Icell가 흐르게 된다. Here, a source line sensing voltage Vslsense, which is a sensing bias voltage for sensing a sensing current of a cell, is applied between the bit line BL and the source line SL. Accordingly, the cell sensing current Icell flows according to the storage state of the cell data.

또한, 복수개의 레퍼런스 전압 발생부(120~140)는 센스앰프 S/A의 레퍼런스 전류를 발생시키기 위해 복수개의 레퍼런스 비트라인 RBL0~RBL5과 연결된다. 그리고, 복수개의 레퍼런스 전압 발생부(120~140)는 복수개의 레퍼런스 비트라인 RBL0~RBL5에 흐르는 레퍼런스 전류 Iref_cell00~Iref_cell11를 각각 제어하여 서로 다른 복수개의 레퍼런스 전압 Nref0~Nref2을 발생시킨다. In addition, the plurality of reference voltage generators 120 to 140 are connected to the plurality of reference bit lines RBL0 to RBL5 to generate a reference current of the sense amplifier S / A. The plurality of reference voltage generators 120 to 140 control the reference currents Iref_cell00 to Iref_cell11 flowing through the plurality of reference bit lines RBL0 to RBL5, respectively, to generate a plurality of different reference voltages Nref0 to Nref2.

복수개의 레퍼런스 비트라인 RBL0~RBL5은 두 개씩 쌍을 이루어 레퍼런스 전압 발생부(120~140)와 연결된다. 즉, 레퍼런스 전압 발생부(120)는 레퍼런스 비트라인 RBL0,RBL1과 연결되어 레퍼런스 전류 Iref_cell00,Iref_cell01에 따라 레퍼런 스 전압 Nref0를 발생한다. 그리고, 레퍼런스 전압 발생부(130)는 레퍼런스 비트라인 RBL2,RBL3과 연결되어 레퍼런스 전류 Iref_cell01,Iref_cell10에 따라 레퍼런스 전압 Nref1를 발생한다. 레퍼런스 전압 발생부(140)는 레퍼런스 비트라인 RBL4,RBL5과 연결되어 레퍼런스 전류 Iref_cell10,Iref_cell11에 따라 레퍼런스 전압 Nref2를 발생한다. The plurality of reference bit lines RBL0 to RBL5 are connected to the reference voltage generators 120 to 140 in pairs. That is, the reference voltage generator 120 is connected to the reference bit lines RBL0 and RBL1 to generate the reference voltage Nref0 according to the reference currents Iref_cell00 and Iref_cell01. The reference voltage generator 130 is connected to the reference bit lines RBL2 and RBL3 to generate the reference voltage Nref1 according to the reference currents Iref_cell01 and Iref_cell10. The reference voltage generator 140 is connected to the reference bit lines RBL4 and RBL5 to generate the reference voltage Nref2 according to the reference currents Iref_cell10 and Iref_cell11.

각각의 비트라인 BL0,BL1에는 센스앰프 S/A 및 라이트 구동부 W/D가 일대일 대응하여 연결된다. 여기서, 센스앰프 S/A 및 라이트 구동부 W/D에는 센싱 전압을 판별하기 위한 복수개의 레퍼런스 전압 Nref0~Nref2이 각각 인가되어 셀 전류 Icell를 제어한다. A sense amplifier S / A and a write driver W / D are connected to each bit line BL0 and BL1 in a one-to-one correspondence. Here, a plurality of reference voltages Nref0 to Nref2 for determining a sensing voltage are applied to the sense amplifier S / A and the write driver W / D to control the cell current Icell.

센스앰프 S/A는 셀 데이터를 감지하여 데이터 "11"과, 데이터 "10"과, 데이터 "01" 및 데이터 "00"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다. The sense amplifier S / A senses cell data to distinguish data "11", data "10", data "01", and data "00". The write driver W / D supplies a driving voltage corresponding to the write data to the bit line BL when writing data to the cell.

이러한 구성을 갖는 본 발명의 레퍼런스 셀 어레이(100)는 복수개의 레퍼런스 비트라인 RBL과 연결된 복수개의 레퍼런스 셀 그룹 RCG을 포함한다. 그리고, 셀 어레이(110)는 비트라인 BL에 연결된 복수개의 셀 그룹 CG을 포함한다. The reference cell array 100 of the present invention having such a configuration includes a plurality of reference cell groups RCG connected to the plurality of reference bit lines RBL. The cell array 110 also includes a plurality of cell groups CG connected to the bit line BL.

여기서, 레퍼런스 비트라인 RBL0과 연결된 복수개의 레퍼런스 셀 그룹 RCG1,RCG2은 로오 및 컬럼 방향으로 하나 건너 하나씩 배치된다. 즉, 레퍼런스 비트라인 RBL0을 기준으로 하여 좌/우 지그재그 패턴으로 배치된다. Here, the plurality of reference cell groups RCG1 and RCG2 connected to the reference bit line RBL0 are arranged one by one in the row and column directions. That is, the left and right zigzag patterns are arranged based on the reference bit line RBL0.

그리고, 레퍼런스 비트라인 RBL1과 연결된 복수개의 레퍼런스 셀 그룹 RCG3,RCG4은 로오 및 컬럼 방향으로 하나 건너 하나씩 배치된다. 즉, 레퍼런스 비 트라인 RBL1을 기준으로 하여 좌/우 지그재그 패턴으로 배치된다. 또한, 비트라인 BL과 연결된 복수개의 셀 그룹 CG1,CG2은 로오 및 컬럼 방향으로 하나 건너 하나씩 배열된다. The plurality of reference cell groups RCG3 and RCG4 connected to the reference bit line RBL1 are arranged one by one in the row and column directions. That is, the left and right zigzag patterns are arranged based on the reference bit line RBL1. In addition, the plurality of cell groups CG1 and CG2 connected to the bit line BL are arranged one by one in the row and column directions.

또한, 상하로 배치된 두 개의 레퍼런스 셀 그룹 RCG1,RCG2은 하나의 소스 라인 SL1을 공유한다. 그리고, 동일한 로오 라인에 배열된 복수개의 레퍼런스 셀 그룹 RCG1,RCG3은 하나의 소스 라인 SL1을 공유하게 된다. In addition, two reference cell groups RCG1 and RCG2 disposed up and down share one source line SL1. The plurality of reference cell groups RCG1 and RCG3 arranged on the same row line share one source line SL1.

동일한 컬럼 라인에 배열된 복수개의 레퍼런스 셀 그룹 RCG2,RCG3들 중, 소스 라인 SL1을 기준으로 상하로 인접하여 배치된 레퍼런스 셀 그룹 CCG2,CCG3은 각각 다른 레퍼런스 비트라인 RBL0 또는 레퍼런스 비트라인 RBL1에 연결된다. 즉, 소스 라인 SL1의 위쪽에 배치된 레퍼런스 셀 그룹 RCG3은 레퍼런스 비트라인 RBL1에 연결되고, 소스 라인 SL1의 아래쪽에 배치된 레퍼런스 셀 그룹 RCG2은 레퍼런스 비트라인 RBL0에 연결된다. Of the plurality of reference cell groups RCG2 and RCG3 arranged on the same column line, the reference cell groups CCG2 and CCG3 arranged up and down adjacent to the source line SL1 are connected to different reference bit lines RBL0 or reference bit lines RBL1, respectively. . That is, the reference cell group RCG3 disposed above the source line SL1 is connected to the reference bit line RBL1, and the reference cell group RCG2 disposed below the source line SL1 is connected to the reference bit line RBL0.

상하에 배치된 여러 개의 셀이 동일한 비트라인을 공유하는 경우 라이트 동작 모드시 소스 라인 SL1을 공유하는 상태에서 비트라인 BL에 바이어스 전압을 인가하게 되면, 상하에 배치된 플로팅 바디 셀 들에 공통으로 같은 전압이 인가된다. 이에 따라, 선택된 셀과 선택되지 않은 셀에서 모두 동일한 바이어스 전압이 인가되어 비 선택된 셀에 동작 오류가 발생하게 된다. When a plurality of cells arranged above and below share the same bit line When a bias voltage is applied to the bit line BL while sharing the source line SL1 in the write operation mode, the same voltage is applied to the floating body cells arranged above and below. Voltage is applied. Accordingly, the same bias voltage is applied to both the selected cell and the unselected cell, thereby causing an operation error in the unselected cell.

이에 따라, 본 발명은 상하에 배치된 셀 그룹 CG3,CG2이 각각 서로 다른 레퍼런스 비트라인 RBL1,RBL0과 연결되도록 한다. 따라서, 선택된 셀에만 바이어스 전압이 인가되고, 선택되지 않은 셀에는 비트라인으로부터의 바이어스 전압이 인가 되지 않도록 하여 셀의 동작 오류를 방지할 수 있게 된다. Accordingly, the present invention allows the cell groups CG3 and CG2 arranged above and below to be connected to different reference bit lines RBL1 and RBL0, respectively. Therefore, the bias voltage is applied only to the selected cell, and the bias voltage from the bit line is not applied to the unselected cell, thereby preventing operation error of the cell.

여기서, 레퍼런스 셀 그룹 RCG5은 실질적으로 레퍼런스 비트라인 RBL과 연결되지는 않지만, 프로세스(Process) 상에서의 셀 연속성을 유지하기 위해 셀 어레이에 구현된다. 이에 따라, 셀 그룹의 배치를 도 6과 같이 변경함으로써 각 셀에 인가되는 바이어스 조건을 달리할 수 있게 된다. Here, the reference cell group RCG5 is not substantially connected to the reference bit line RBL, but is implemented in a cell array to maintain cell continuity on a process. Accordingly, the bias condition applied to each cell can be changed by changing the arrangement of the cell groups as shown in FIG. 6.

도 7은 본 발명에 따른 1-트랜지스터형 디램의 멀티 레퍼런스 전류를 설명하기 위한 파형도이다. 7 is a waveform diagram illustrating a multi-reference current of a 1-transistor DRAM according to the present invention.

도 4b의 센싱 구간 t1에서 워드라인 WL의 전압이 워드라인 센싱 전압 Vwlsense 레벨로 천이하면, 메인 셀 C1,C2의 데이터 "00"에 대응하는 전류 Icell00와 동일한 레퍼런스 전류 Iref_cell00가 레퍼런스 비트라인 RBL0에 연결된 레퍼런스 셀 RC1,RC2에 흐르게 된다. When the voltage of the word line WL transitions to the word line sensing voltage Vwlsense level in the sensing period t1 of FIG. 4B, the same reference current Iref_cell00 as the current Icell00 corresponding to the data “00” of the main cells C1 and C2 is connected to the reference bit line RBL0. It flows into the reference cells RC1 and RC2.

그리고, 메인 셀의 데이터 "01"에 대응하는 전류 Icell01와 동일한 레퍼런스 전류 Iref_cell01가 레퍼런스 비트라인 RBL1에 연결된 레퍼런스 셀에 흐르게 된다. 이에 따라, 레퍼런스 전압 발생부(40)는 메인 셀의 전류 Icell00와 Icell01의 중간 값을 갖는 레퍼런스 전류 Iref0을 발생시킨다. The same reference current Iref_cell01 as the current Icell01 corresponding to the data "01" of the main cell flows through the reference cell connected to the reference bit line RBL1. Accordingly, the reference voltage generator 40 generates a reference current Iref0 having an intermediate value between the currents Icell00 and Icell01 of the main cell.

이를 위해, 레퍼런스 전류 Iref_cell00와 레퍼런스 전류 Iref_cell01의 값을 평균하게 된다. 즉, 레퍼런스 전류 Iref_cell00와 레퍼런스 전류 Iref_cell01의 값을 합쳐서 2로 나누게 된다. 따라서, 레퍼런스 전류 Iref0는 메인 셀의 전류 Icell00와 전류 Icell01의 중간값에 해당하는 전류 값을 갖게 된다. To this end, the values of the reference current Iref_cell00 and the reference current Iref_cell01 are averaged. That is, the values of the reference current Iref_cell00 and the reference current Iref_cell01 are divided by two. Therefore, the reference current Iref0 has a current value corresponding to an intermediate value between the current Icell00 and the current Icell01 of the main cell.

그리고, 메인 셀의 데이터 "10"에 대응하는 전류 Icell10와 동일한 레퍼런스 전류 Iref_cell10가 레퍼런스 비트라인 RBL3에 연결된 레퍼런스 셀에 흐르게 된다. 그리고, 메인 셀의 데이터 "01"에 대응하는 전류 Icell01와 동일한 레퍼런스 전류 Iref_cell01가 레퍼런스 비트라인 RBL2에 연결된 레퍼런스 셀에 흐르게 된다. 이에 따라, 레퍼런스 전압 발생부(50)는 메인 셀의 전류 Icell01와 Icell10의 중간 값을 갖는 레퍼런스 전류 Iref1을 발생시킨다. The same reference current Iref_cell10 as the current Icell10 corresponding to the data "10" of the main cell flows through the reference cell connected to the reference bit line RBL3. The same reference current Iref_cell01 as the current Icell01 corresponding to the data "01" of the main cell flows through the reference cell connected to the reference bit line RBL2. Accordingly, the reference voltage generator 50 generates the reference current Iref1 having an intermediate value between the currents Icell01 and Icell10 of the main cell.

이를 위해, 레퍼런스 전류 Iref_cell01와 레퍼런스 전류 Iref_cell10의 값을 평균하게 된다. 즉, 레퍼런스 전류 Iref_cell01와 레퍼런스 전류 Iref_cell10의 값을 합쳐서 2로 나누게 된다. 따라서, 레퍼런스 전류 Iref0는 메인 셀의 전류 Icell01와 전류 Icell10의 중간값에 해당하는 전류 값을 갖게 된다. To this end, the values of the reference current Iref_cell01 and the reference current Iref_cell10 are averaged. That is, the values of the reference current Iref_cell01 and the reference current Iref_cell10 are combined and divided by two. Therefore, the reference current Iref0 has a current value corresponding to an intermediate value between the current Icell01 and the current Icell10 of the main cell.

또한, 메인 셀의 데이터 "11"에 대응하는 전류 Icell11와 동일한 레퍼런스 전류 Iref_cell11가 레퍼런스 비트라인 RBL5에 연결된 레퍼런스 셀에 흐르게 된다. 그리고, 메인 셀의 데이터 "10"에 대응하는 전류 Icell10와 동일한 레퍼런스 전류 Iref_cell10가 레퍼런스 비트라인 RBL4에 연결된 레퍼런스 셀에 흐르게 된다. 이에 따라, 레퍼런스 전압 발생부(60)는 메인 셀의 전류 Icell10와 Icell11의 중간 값을 갖는 레퍼런스 전류 Iref2을 발생시킨다. In addition, the same reference current Iref_cell11 as the current Icell11 corresponding to the data "11" of the main cell flows in the reference cell connected to the reference bit line RBL5. The same reference current Iref_cell10 as the current Icell10 corresponding to the data "10" of the main cell flows through the reference cell connected to the reference bit line RBL4. Accordingly, the reference voltage generator 60 generates a reference current Iref2 having an intermediate value between the currents Icell10 and Icell11 of the main cell.

이를 위해, 레퍼런스 전류 Iref_cell10와 레퍼런스 전류 Iref_cell11의 값을 평균하게 된다. 즉, 레퍼런스 전류 Iref_cell10와 레퍼런스 전류 Iref_cell11의 값을 합쳐서 2로 나누게 된다. 따라서, 레퍼런스 전류 Iref2는 메인 셀의 전류 Icell10와 전류 Icell11의 중간값에 해당하는 전류 값을 갖게 된다. To this end, the values of the reference current Iref_cell10 and the reference current Iref_cell11 are averaged. That is, the values of the reference current Iref_cell10 and the reference current Iref_cell11 are added together and divided by two. Therefore, the reference current Iref2 has a current value corresponding to an intermediate value between the current Icell10 and the current Icell11 of the main cell.

도 8는 도 5 및 도 6의 전류 센스앰프 S/A0~S/A2에 관한 상세 회로도이다. 8 is a detailed circuit diagram of the current sense amplifiers S / A0 to S / A2 of FIGS. 5 and 6.

본 발명에서는 4 레벨의 전류를 감지하기 위해서 3개의 센스앰프 S/A0~S/A2가 필요하게 된다. 각각의 센스앰프 S/A0~S/A2는 노드 Nbl의 신호가 공통으로 입력되며, 각각 서로 다른 레퍼런스 전압 Nref0~Nref2이 인가된다. 메인 셀의 비트라인 전류 Icell은 클램프 소자와 로드 소자를 이용하여 제어되고, 노드 Nbl 단자에서 메인 셀의 신호 전압을 만들게 된다. In the present invention, three sense amplifiers S / A0 to S / A2 are required to sense four levels of current. Each sense amplifier S / A0 to S / A2 has a signal of the node Nbl input in common, and different reference voltages Nref0 to Nref2 are applied. The bit line current Icell of the main cell is controlled using the clamp and load elements, which produce the signal voltage of the main cell at the node Nbl terminal.

도 9는 도 8의 센스앰프 S/A0에 관한 상세 회로도이다. FIG. 9 is a detailed circuit diagram of the sense amplifier S / A0 of FIG. 8.

센스앰프 S/A는 이퀄라이징부(200)와, 증폭부(210)와, 풀업부(220)와, 증폭부(230)와, 증폭 활성화 제어부(240)와, 전류 감지 로드부(250) 및 비트라인 전압 바이어스 제어부(260)를 포함한다. The sense amplifier S / A includes an equalizing unit 200, an amplifier 210, a pull-up unit 220, an amplifier 230, an amplification activation controller 240, a current sensing rod unit 250, and the like. And a bit line voltage bias controller 260.

여기서, 이퀄라이징부(200)는 PMOS트랜지스터 P1~P3를 포함한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P2는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P3는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P1~P3는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. Here, the equalizing unit 200 includes PMOS transistors P1 to P3. The PMOS transistor P1 is connected between the supply voltage VDD supply stage and the output terminal OUT. The PMOS transistor P2 is connected between the supply voltage VDD terminal and the output terminal / OUT. PMOS transistor P3 is connected between outputs OUT and / OUT. The sense amplifier enable signal SEN is applied to the PMOS transistors P1 to P3 through the common gate terminal.

증폭부(210)는 PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N1,N2를 포함한다. PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N1,N2는 크로스 커플드 연결된다. The amplifier 210 includes PMOS transistors P4 and P5 and NMOS transistors N1 and N2. PMOS transistors P4 and P5 and NMOS transistors N1 and N2 are cross coupled.

풀업부(220)는 PMOS트랜지스터 P6~P8를 포함한다. 여기서, PMOS트랜지스터 P6는 전원전압 VDD 인가단과 노드 Nsabl 사이에 연결된다. PMOS트랜지스터 P7는 노드 Nsabl와 노드 Nsaref 사이에 연결된다. PMOS트랜지스터 P8는 전원전압 VDD 인가단과 노드 Nsaref 사이에 연결된다. PMOS트랜지스터 P6~P8는 공통 게이트 단 자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. The pull-up unit 220 includes PMOS transistors P6 to P8. Here, the PMOS transistor P6 is connected between the supply voltage VDD terminal and the node Nsabl. PMOS transistor P7 is connected between node Nsabl and node Nsaref. The PMOS transistor P8 is connected between the supply voltage VDD terminal and the node Nsaref. The PMOS transistors P6 to P8 receive the sense amplifier enable signal SEN through the common gate terminal.

증폭부(230)는 NMOS트랜지스터 N3,N4를 포함한다. NMOS트랜지스터 N3는 노드 Nsabl와 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자가 노드 Nbl에 연결된다. 그리고, NMOS트랜지스터 N4는 노드 Nsaref와 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Nref0이 인가된다. The amplifier 230 includes NMOS transistors N3 and N4. NMOS transistor N3 is connected between node Nsabl and NMOS transistor N5 so that the gate terminal is connected to node Nbl. The NMOS transistor N4 is connected between the node Nsaref and the NMOS transistor N5 so that the reference voltage Nref0 is applied through the gate terminal.

증폭 활성화 제어부(240)는 증폭부(230)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. The amplification activation control unit 240 is connected between the amplifying unit 230 and the ground voltage GND applying terminal to receive the sense amplifier enable signal SEN through the gate terminal.

전류 감지 로드부(250)는 PMOS트랜지스터 P9를 포함한다. 여기서, PMOS트랜지스터 P9는 전원전압 VDD 인가단과 노드 Nbl 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가된다. The current sensing load unit 250 includes a PMOS transistor P9. Here, the PMOS transistor P9 is connected between the power supply voltage VDD applying terminal and the node Nbl so that the load voltage Vload is applied through the gate terminal.

비트라인 전압 바이어스 제어부(260)는 NMOS트랜지스터 N6를 포함한다. 여기서, NMOS트랜지스터 N6는 노드 Nbl와 비트라인 BL 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. The bit line voltage bias controller 260 includes an NMOS transistor N6. Here, the NMOS transistor N6 is connected between the node Nbl and the bit line BL so that the clamp voltage VCLMP is applied through the gate terminal.

이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 10의 파형도를 참조하여 설명하면 다음과 같다. An operation process of the sense amplifier S / A having such a configuration will be described below with reference to the waveform diagram of FIG. 10.

클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N6가 턴온되어 메인 셀의 비트라인 전류가 노드 Nbl에 전달된다. 여기서, NMOS트랜지스터 N6의 게이트 전압은 클램프 전압 VCLMP에 의해 제어된다. When the clamp voltage VCLMP rises, the NMOS transistor N6 is turned on to transfer the bit line current of the main cell to the node Nbl. Here, the gate voltage of the NMOS transistor N6 is controlled by the clamp voltage VCLMP.

전류 감지 로드부(250)는 로드전압 Vload에 의해 제어되는 PMOS트랜지스터 P9를 포함한다. PMOS트랜지스터 P9의 로드 값에 의해 비트라인 BL의 전류가 노드 Nbl에서 센싱 전압 값으로 변환된다. The current sensing load unit 250 includes a PMOS transistor P9 controlled by the load voltage Vload. The current of the bit line BL is converted into a sensing voltage value at the node Nbl by the load value of the PMOS transistor P9.

증폭 활성화 제어부(240)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(240)의 상태에 따라 증폭부(210,230)가 활성화된다. 여기서, 증폭부(230)는 NMOS트랜지스터 N3,N4의 이득(Gain)을 이용하여 노드 Nbl와 레퍼런스 전압 Nref 단의 전압을 증폭한다. The amplification activation control unit 240 is controlled by the sense amplifier enable signal SEN. The amplification units 210 and 230 are activated according to the state of the amplification activation control unit 240. Here, the amplifier 230 amplifies the voltage of the node Nbl and the reference voltage Nref stage by using gains of the NMOS transistors N3 and N4.

양 노드 Nsabl,Nsaref 단은 풀업부(220)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 센스앰프 S/A의 1차 증폭 특성을 개선하게 된다. 즉, t1 구간 동안 양 노드 Nsabl,Nsaref 단은 풀다운 하면서 증폭된 전압 값을 갖게 된다. 증폭부(230)에서 증폭된 전압은 증폭부(210)에 전달되어 2차 증폭부의 증폭 특성을 개선하게 된다. Both nodes Nsabl and Nsaref are precharged to a high level during the precharge period according to the operation of the pull-up unit 220. This improves the primary amplification characteristics of the sense amplifier S / A. That is, during the t1 period, both nodes Nsabl and Nsaref have pulled-down voltage values. The voltage amplified by the amplifier 230 is transmitted to the amplifier 210 to improve the amplification characteristics of the secondary amplifier.

증폭부(210)는 증폭부(230)의 이득을 다시 한번 증폭하는 역할을 수행하여 센스앰프 S/A의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(200)는 프치차지 구간 동안 증폭부(210)의 출력을 하이 레벨로 프리차지하게 된다. The amplifier 210 serves to amplify the gain of the amplifier 230 once again to improve the offset characteristics of the sense amplifier S / A. The equalizing unit 200 precharges the output of the amplifying unit 210 to a high level during the patch charging period.

도 11 내지 도 13은 도 5 및 도 6의 레퍼런스 전압 발생부(40~60)에 관한 상세 회로도이다. 본 발명에서는 도 5의 레퍼런스 전압 발생부(40~60)의 구성을 그 실시예로 설명한다.11 to 13 are detailed circuit diagrams of the reference voltage generators 40 to 60 of FIGS. 5 and 6. In the present invention, the configuration of the reference voltage generators 40 to 60 in FIG. 5 will be described as an embodiment.

도 11은 레퍼런스 전압 발생부(40)에 관한 상세 회로도이다. 11 is a detailed circuit diagram of the reference voltage generator 40.

레퍼런스 전압 발생부(40)는 전류 감지 로드부(41)와, 비트라인 전압 바이어스 제어부(42)를 포함한다. The reference voltage generator 40 includes a current sensing rod 41 and a bit line voltage bias controller 42.

전류 감지 로드부(41)는 전원전압 VDD 인가단과 레퍼런스 전압 Nref0 단 사 이에 연결되어 공통 게이트 단자를 통해 로드전압 Vload이 인가되는 PMOS트랜지스터 P10,P11를 포함한다. 여기서, PMOS트랜지스터 P10,P11의 로드는 메인 센스앰프의 전류 감지 로드부의 사이즈 및 특성을 고려하여 동일하게 설정한다. The current sensing load unit 41 includes PMOS transistors P10 and P11 connected between the supply voltage VDD terminal and the reference voltage Nref0 terminal to which the load voltage Vload is applied through the common gate terminal. Here, the loads of the PMOS transistors P10 and P11 are set in the same manner in consideration of the size and characteristics of the current sensing rod of the main sense amplifier.

그리고, 비트라인 전압 바이어스 제어부(42)는 레퍼런스 전압 Nref0 단과 레퍼런스 비트라인 RBL0,RBL1 사이에 각각 연결되어 공통 게이트 단자를 통해 클램프 전압 VCLMP이 인가되는 NMOS트랜지스터 N7,N8를 포함한다. The bit line voltage bias controller 42 includes NMOS transistors N7 and N8 connected between the reference voltage Nref0 terminal and the reference bit lines RBL0 and RBL1, respectively, and to which the clamp voltage VCLMP is applied through the common gate terminal.

이러한 구성을 갖는 레퍼런스 전압 발생부(40)는 NMOS트랜지스터 N7,N8의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 그리고, PMOS트랜지스터 P10,P11의 로드 값에 의해 레퍼런스 전류 Iref_cell00,Iref_cell01가 레퍼런스 전압 Nref0 단에서 레퍼런스 전압 값으로 변환된다. 즉, 레퍼런스 전류 Iref_cell00,Iref_cell01의 평균값에 의해 레퍼런스 전류 Iref0가 레퍼런스 전압 Nref0 값으로 변환된다. In the reference voltage generator 40 having such a configuration, the gate voltages of the NMOS transistors N7 and N8 are controlled by the clamp voltage VCLMP. The reference currents Iref_cell00 and Iref_cell01 are converted into reference voltage values at the reference voltage Nref0 stage by the load values of the PMOS transistors P10 and P11. That is, the reference current Iref0 is converted into the reference voltage Nref0 value by the average value of the reference currents Iref_cell00 and Iref_cell01.

또한, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "00"을 라이트 하기 위한 라이트 제어부(43)는 레퍼런스 비트라인 RBL0에 연결된다. 그리고, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "01"을 라이트 하기 위한 라이트 제어부(44)는 레퍼런스 비트라인 RBL1에 연결된다. In addition, the write control unit 43 for writing data "00" having the same condition as the main cell in the write mode is connected to the reference bit line RBL0. In the write mode, the write controller 44 for writing data "01" having the same condition as the main cell is connected to the reference bit line RBL1.

도 12는 레퍼런스 전압 발생부(50)에 관한 상세 회로도이다. 12 is a detailed circuit diagram of the reference voltage generator 50.

레퍼런스 전압 발생부(50)는 전류 감지 로드부(51)와, 비트라인 전압 바이어스 제어부(52)를 포함한다. The reference voltage generator 50 includes a current sensing rod 51 and a bit line voltage bias controller 52.

전류 감지 로드부(51)는 전원전압 VDD 인가단과 레퍼런스 전압 Nref1 단 사 이에 연결되어 공통 게이트 단자를 통해 로드전압 Vload이 인가되는 PMOS트랜지스터 P12,P13를 포함한다. 여기서, PMOS트랜지스터 P12,P13의 로드는 메인 센스앰프의 전류 감지 로드부의 사이즈 및 특성을 고려하여 동일하게 설정한다. The current sensing load unit 51 includes PMOS transistors P12 and P13 connected between the supply voltage VDD terminal and the reference voltage Nref1 terminal to which the load voltage Vload is applied through the common gate terminal. Here, the loads of the PMOS transistors P12 and P13 are set in the same manner in consideration of the size and characteristics of the current sensing rod of the main sense amplifier.

그리고, 비트라인 전압 바이어스 제어부(52)는 레퍼런스 전압 Nref1 단과 레퍼런스 비트라인 RBL2,RBL3 사이에 각각 연결되어 공통 게이트 단자를 통해 클램프 전압 VCLMP이 인가되는 NMOS트랜지스터 N9,N10를 포함한다. The bit line voltage bias controller 52 includes NMOS transistors N9 and N10 connected between the reference voltage Nref1 stage and the reference bit lines RBL2 and RBL3, respectively, and to which the clamp voltage VCLMP is applied through the common gate terminal.

이러한 구성을 갖는 레퍼런스 전압 발생부(50)는 NMOS트랜지스터 N9,N10의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 그리고, PMOS트랜지스터 P12,P13의 로드 값에 의해 레퍼런스 전류 Iref_cell01,Iref_cell10가 레퍼런스 전압 Nref1 단에서 레퍼런스 전압 값으로 변환된다. 즉, 레퍼런스 전류 Iref_cell01,Iref_cell10의 평균값에 의해 레퍼런스 전류 Iref1가 레퍼런스 전압 Nref1 값으로 변환된다. In the reference voltage generator 50 having such a configuration, the gate voltages of the NMOS transistors N9 and N10 are controlled by the clamp voltage VCLMP. The reference currents Iref_cell01 and Iref_cell10 are converted into reference voltage values at the reference voltage Nref1 stage by the load values of the PMOS transistors P12 and P13. That is, the reference current Iref1 is converted into the reference voltage Nref1 value by the average value of the reference currents Iref_cell01 and Iref_cell10.

또한, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "01"을 라이트 하기 위한 라이트 제어부(53)는 레퍼런스 비트라인 RBL2에 연결된다. 그리고, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "10"을 라이트 하기 위한 라이트 제어부(54)는 레퍼런스 비트라인 RBL3에 연결된다. In addition, the write control unit 53 for writing data "01" having the same condition as the main cell in the write mode is connected to the reference bit line RBL2. In the write mode, the write control unit 54 for writing data "10" having the same condition as the main cell is connected to the reference bit line RBL3.

도 13은 레퍼런스 전압 발생부(60)에 관한 상세 회로도이다. 13 is a detailed circuit diagram of the reference voltage generator 60.

레퍼런스 전압 발생부(60)는 전류 감지 로드부(61)와, 비트라인 전압 바이어스 제어부(62)를 포함한다. The reference voltage generator 60 includes a current sensing rod 61 and a bit line voltage bias controller 62.

전류 감지 로드부(61)는 전원전압 VDD 인가단과 레퍼런스 전압 Nref2 단 사 이에 연결되어 공통 게이트 단자를 통해 로드전압 Vload이 인가되는 PMOS트랜지스터 P14,P15를 포함한다. 여기서, PMOS트랜지스터 P14,P15의 로드는 메인 센스앰프의 전류 감지 로드부의 사이즈 및 특성을 고려하여 동일하게 설정한다. The current sensing load unit 61 includes PMOS transistors P14 and P15 connected between the supply voltage VDD terminal and the reference voltage Nref2 terminal to which the load voltage Vload is applied through the common gate terminal. Here, the loads of the PMOS transistors P14 and P15 are set in the same manner in consideration of the size and characteristics of the current sensing rod of the main sense amplifier.

그리고, 비트라인 전압 바이어스 제어부(62)는 레퍼런스 전압 Nref2 단과 레퍼런스 비트라인 RBL4,RBL5 사이에 각각 연결되어 공통 게이트 단자를 통해 클램프 전압 VCLMP이 인가되는 NMOS트랜지스터 N11,N12를 포함한다. The bit line voltage bias controller 62 includes NMOS transistors N11 and N12 connected between the reference voltage Nref2 stage and the reference bit lines RBL4 and RBL5, respectively, to which the clamp voltage VCLMP is applied through the common gate terminal.

이러한 구성을 갖는 레퍼런스 전압 발생부(60)는 NMOS트랜지스터 N11,N12의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 그리고, PMOS트랜지스터 P14,P15의 로드 값에 의해 레퍼런스 전류 Iref_cell10,Iref_cell11가 레퍼런스 전압 Nref2 단에서 레퍼런스 전압 값으로 변환된다. 즉, 레퍼런스 전류 Iref_cell10,Iref_cell11의 평균값에 의해 레퍼런스 전류 Iref2가 레퍼런스 전압 Nref2 값으로 변환된다. In the reference voltage generator 60 having such a configuration, the gate voltages of the NMOS transistors N11 and N12 are controlled by the clamp voltage VCLMP. The reference currents Iref_cell10 and Iref_cell11 are converted into reference voltage values at the reference voltage Nref2 stage by the load values of the PMOS transistors P14 and P15. That is, the reference current Iref2 is converted into the reference voltage Nref2 value by the average value of the reference currents Iref_cell10 and Iref_cell11.

또한, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "10"을 라이트 하기 위한 라이트 제어부(63)는 레퍼런스 비트라인 RBL4에 연결된다. 그리고, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "11"을 라이트 하기 위한 라이트 제어부(64)는 레퍼런스 비트라인 RBL5에 연결된다. In addition, the write control unit 63 for writing data "10" having the same condition as the main cell in the write mode is connected to the reference bit line RBL4. In the write mode, the write control unit 64 for writing data “11” having the same condition as the main cell is connected to the reference bit line RBL5.

도 14는 도 9의 전류 센스앰프 S/A에서 동작 전압을 설명하기 위한 타이밍도이다. 도 14는 두 개의 리드 사이클에서의 데이터 "1"과 데이터 "0"의 전류 센싱 동작에 관한 타이밍도이다. FIG. 14 is a timing diagram for describing an operating voltage in the current sense amplifier S / A of FIG. 9. FIG. 14 is a timing diagram of a current sensing operation of data "1" and data "0" in two read cycles.

리드 사이클 n에서 컬럼 선택 스위치(CS) 및 레퍼런스 컬럼 선택 스위 치(REFCS)가 활성화되면 셀(Cell)과 레퍼런스(REF) 전류가 흐르기 시작한다. 일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 증폭된다. 이때, 셀의 전류 Icell가 레퍼런스 전류 Iref 보다 크므로 출력단 OUT이 하이로, 출력단 /OUT이 로우 전압 레벨로 출력된다. In the read cycle n, when the column select switch CS and the reference column select switch REFCS are activated, cell and reference REF currents start to flow. When the sense amplifier enable signal SEN is activated after a certain time, the voltage at the output terminals OUT and / OUT is amplified. At this time, since the current Icell of the cell is greater than the reference current Iref, the output terminal OUT is high and the output terminal / OUT is output at a low voltage level.

이후에, 리드 사이클 n+1에서 컬럼 선택 스위치(CS) 및 레퍼런스 컬럼 선택 스위치(REFCS)가 활성화되면 셀(Cell)과 레퍼런스(REF) 전류가 흐르기 시작한다. 일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 증폭된다. 이때, 셀의 전류 Icell가 레퍼런스 전류 Iref 보다 작으므로 출력단 OUT이 로우로, 출력단 /OUT이 하이 전압 레벨로 출력된다. Thereafter, when the column select switch CS and the reference column select switch REFCS are activated in the read cycle n + 1, the cell and the reference REF currents start to flow. When the sense amplifier enable signal SEN is activated after a certain time, the voltage at the output terminals OUT and / OUT is amplified. At this time, since the current Icell of the cell is smaller than the reference current Iref, the output terminal OUT is low and the output terminal / OUT is output at a high voltage level.

도 1은 본 발명에 따른 1-트랜지스터형 디램의 단위 셀을 도시한 단면도. 1 is a cross-sectional view showing a unit cell of a 1-transistor type DRAM according to the present invention.

도 2a 및 도 2b는 본 발명에 따른 1-트랜지스터형 디램의 셀 데이터 저장 상태를 보여주는 도면. 2A and 2B show cell data storage states of a 1-transistor DRAM according to the present invention;

도 3은 본 발명에 따른 1-트랜지스터형 디램의 셀 리드 전류의 특성을 나타낸 파형도. Figure 3 is a waveform diagram showing the characteristics of the cell lead current of the 1-transistor DRAM according to the present invention.

도 4a는 본 발명에 따른 1-트랜지스터형 디램의 리드 방법을 설명하기 위한 회로도. 4A is a circuit diagram for explaining a method of reading a 1-transistor type DRAM according to the present invention.

도 4b는 도 4a의 동작을 설명하기 위한 타이밍도. 4B is a timing diagram for explaining the operation of FIG. 4A.

도 5 및 도 6은 본 발명에 따른 1-트랜지스터형 디램의 회로도. 5 and 6 are circuit diagrams of a 1-transistor type DRAM according to the present invention.

도 7은 본 발명에 따른 1-트랜지스터형 디램의 레퍼런스 전류를 설명하기 위한 파형도. 7 is a waveform diagram illustrating a reference current of a 1-transistor DRAM according to the present invention.

도 8은 도 5 및 도 6의 센스앰프에 관한 회로도. 8 is a circuit diagram of the sense amplifier of FIGS. 5 and 6.

도 9는 도 8의 센스앰프에 관한 상세 회로도. FIG. 9 is a detailed circuit diagram of the sense amplifier of FIG. 8. FIG.

도 10은 도 9의 센스앰프에서 1차 및 2차 증폭단의 동작 파형도. 10 is an operational waveform diagram of a first and a second amplifying stage in the sense amplifier of FIG.

도 11 내지 도 13은 도 5 및 도 6의 레퍼런스 전압 발생부에 관한 상세 회로도. 11 to 13 are detailed circuit diagrams related to the reference voltage generator of FIGS. 5 and 6.

도 14는 도 9의 센스앰프에서 동작 전압을 설명하기 위한 타이밍도. FIG. 14 is a timing diagram illustrating an operating voltage in the sense amplifier of FIG. 9. FIG.

Claims (19)

비트라인과 소스 라인 사이에 연결되어 워드라인에 의해 제어되는 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서,A 1-transistor type DRAM using a floating body storage element connected between a bit line and a source line and controlled by a word line, 로오 방향으로 복수개 배열된 소스라인 및 워드라인; A plurality of source lines and word lines arranged in a row direction; 컬럼 방향으로 복수개 배열된 비트라인; A plurality of bit lines arranged in a column direction; 컬럼 방향으로 복수개 배열된 레퍼런스 비트라인; A plurality of reference bit lines arranged in a column direction; 상기 플로팅 바디 저장 소자를 포함하며, 상기 소스라인, 상기 워드라인, 및 상기 비트라인이 교차하는 영역에 각각 형성된 셀 어레이; A cell array including the floating body storage element and formed in regions where the source line, the word line, and the bit line cross each other; 상기 플로팅 바디 저장 소자를 포함하고, 상기 소스라인, 상기 워드라인, 상기 레퍼런스 비트라인이 교차하는 영역에 각각 형성되며, 복수개의 서로 다른 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이; A reference cell array including the floating body storage element and formed in regions where the source line, the word line, and the reference bit line cross each other and output a plurality of different reference currents; 상기 레퍼런스 비트라인에 연결되어 상기 복수개의 서로 다른 레퍼런스 전류에 대응하는 복수개의 서로 다른 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부; 및 A reference voltage generator connected to the reference bit line to generate a plurality of different reference voltages corresponding to the plurality of different reference currents; And 상기 비트라인에 각각 연결되어 상기 복수개의 서로 다른 레퍼런스 전압이 각각 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. And a sense amplifier and a write driver connected to the bit lines, respectively, to which the plurality of different reference voltages are respectively applied. 제 1항에 있어서, 상기 복수개 배열된 레퍼런스 비트라인은 두 개씩 쌍을 이 루어 각각의 상기 레퍼런스 전압 발생부와 연결되는 것을 특징으로 하는 1-트랜지스터형 디램. The 1-transistor DRAM according to claim 1, wherein the plurality of reference bit lines arranged in pairs are connected to each of the reference voltage generators in pairs. 제 1항에 있어서, 상기 셀 어레이는 4 레벨의 레퍼런스 전류를 이용하여 2 비트 데이터를 저장하는 것을 특징으로 하는 1-트랜지스터형 디램. 2. The DRAM of claim 1, wherein the cell array stores two bits of data using four levels of reference current. 제 1항에 있어서, 상기 레퍼런스 셀 어레이에 포함된 각 셀 들은 각각 서로 다른 데이터를 저장하는 것을 특징으로 하는 1-트랜지스터형 디램. The 1-transistor DRAM according to claim 1, wherein each of the cells included in the reference cell array stores different data. 제 4항에 있어서, 상기 레퍼런스 셀 어레이에 포함된 각 셀들은 이와 대응하는 상기 셀 어레이의 메인 셀과 동일한 데이터를 저장하는 것을 특징으로 하는 1-트랜지스터형 디램. 5. The DRAM of claim 4, wherein each of the cells included in the reference cell array stores the same data as the main cell of the cell array corresponding thereto. 제 4항에 있어서, 상기 레퍼런스 셀 어레이는 상기 셀 어레이와 동일한 라이트 타이밍에 의해 데이터가 저장되는 것을 특징으로 하는 1-트랜지스터형 디램. The 1-transistor DRAM according to claim 4, wherein the reference cell array stores data at the same write timing as the cell array. 제 1항에 있어서, 상기 셀 어레이는 제 1소스라인과 제 2소스라인 사이에 연결되어 공통 드레인 단자가 상기 비트라인과 연결되고, 각각의 게이트 단자가 서로 다른 워드라인에 연결된 제 1 및 제 2셀을 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. 2. The first and second cells of claim 1, wherein the cell array is connected between a first source line and a second source line, a common drain terminal is connected to the bit line, and each gate terminal is connected to a different word line. 1-transistor DRAM comprising a cell. 제 7항에 있어서, 상기 레퍼런스 셀 어레이는 The method of claim 7, wherein the reference cell array 상기 제 1소스라인과 상기 제 2소스라인 사이에 연결되어 공통 드레인 단자가 상기 레퍼런스 비트라인과 연결되고, 각각의 게이트 단자가 상기 서로 다른 워드라인에 연결된 제 1 및 제 2레퍼런스 셀을 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. A first drain line connected between the first source line and the second source line, a common drain terminal connected to the reference bit line, and each gate terminal including first and second reference cells connected to the different word lines; 1-transistor DRAM. 제 1항에 있어서, 상기 셀 어레이는 The method of claim 1, wherein the cell array 상기 비트라인에 연결된 복수개의 셀 그룹을 포함하고, A plurality of cell groups connected to the bit line; 상기 복수개의 셀 그룹 중 제 1그룹은 제 1비트라인과 연결되고, 상기 복수개의 셀 그룹 중 제 2그룹은 제 2비트라인과 연결되는 것을 특징으로 하는 1-트랜지스터형 디램. And a first group of the plurality of cell groups is connected to a first bit line, and a second group of the plurality of cell groups is connected to a second bit line. 제 9항에 있어서, 상기 제 1그룹 및 상기 제 2그룹은 로오 및 컬럼 방향으로 번갈아가며 배치되는 것을 특징으로 하는 1-트랜지스터형 디램. 10. The DRAM of claim 9, wherein the first group and the second group are alternately arranged in a row and column direction. 제 9항에 있어서, 상기 레퍼런스 셀 어레이는 The method of claim 9, wherein the reference cell array is 상기 레퍼런스 비트라인에 각각 연결된 복수개의 레퍼런스 셀 그룹을 포함하고, A plurality of reference cell groups respectively connected to the reference bit lines; 상기 복수개의 레퍼런스 셀 그룹 중 제 1그룹은 제 1레퍼런스 비트라인과 연 결되고, 상기 복수개의 레퍼런스 셀 그룹 중 제 2그룹은 제 2레퍼런스 비트라인과 연결되는 것을 특징으로 하는 1-트랜지스터형 디램. And a first group of the plurality of reference cell groups is connected to a first reference bit line, and a second group of the plurality of reference cell groups is connected to a second reference bit line. 제 11항에 있어서, 상기 제 1그룹 및 상기 제 2그룹은 로오 및 컬럼 방향으로 번갈아가며 배치되는 것을 특징으로 하는 1-트랜지스터형 디램. 12. The DRAM of claim 11, wherein the first group and the second group are alternately arranged in the row and column directions. 제 1항에 있어서, 상기 센스앰프와 상기 라이트 구동부는 상기 비트라인과 일대일 대응하여 연결되는 것을 특징으로 하는 1-트랜지스터형 디램. The 1-transistor DRAM according to claim 1, wherein the sense amplifier and the write driver are connected in one-to-one correspondence with the bit line. 제 1항에 있어서, 상기 레퍼런스 전압 발생부는 The method of claim 1, wherein the reference voltage generator 2 개의 레퍼런스 전류를 평균하여 하나의 레퍼런스 전압을 발생시키는 것을 특징으로 하는 1-트랜지스터형 디램. 1-transistor type DRAM, which averages two reference currents to generate one reference voltage. 제 1항에 있어서, 상기 레퍼런스 전압 발생부는The method of claim 1, wherein the reference voltage generator 로드전압에 따라 제 1레퍼런스 전압의 로드를 제어하는 전류 감지 로드부; 및 A current sensing rod unit controlling a load of the first reference voltage according to the load voltage; And 클램프 전압에 따라 제 1 및 제 2레퍼런스 비트라인에 흐르는 레퍼런스 전류를 제어하여 상기 제 1레퍼런스 전압을 생성하는 비트라인 전압 바이어스 제어부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. And a bit line voltage bias controller configured to control the reference current flowing through the first and second reference bit lines according to the clamp voltage to generate the first reference voltage. 제 15항에 있어서, 상기 전류 감지 로드부는 The method of claim 15, wherein the current sensing rod portion 전원전압 인가단과 상기 제 1레퍼런스 전압의 출력단 사이에 각각 연결되어 공통 게이트 단자를 통해 상기 로드전압이 인가되는 제 1 및 제 2PMOS트랜지스터를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. And first and second PMOS transistors connected between a power supply voltage supply terminal and an output terminal of the first reference voltage, respectively, to which the load voltage is applied through a common gate terminal. 제 15항에 있어서, 상기 비트라인 전압 바이어스 제어부는 The method of claim 15, wherein the bit line voltage bias controller 상기 제 1레퍼런스 전압의 출력단과 상기 제 1 및 제 2레퍼런스 비트라인 사이에 각각 연결되어 공통 게이트 단자를 통해 상기 클램프 전압이 인가되는 제 1 및 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. And first and second NMOS transistors connected between the output terminal of the first reference voltage and the first and second reference bit lines, respectively, to which the clamp voltage is applied through a common gate terminal. DRAM. 제 1항에 있어서, 상기 센스앰프는 The method of claim 1, wherein the sense amplifier 상기 비트라인의 전압과 레퍼런스 전압에 따라 출력단의 전압을 증폭하는 증폭수단; Amplifying means for amplifying a voltage at an output terminal according to the voltage of the bit line and a reference voltage; 프리차지 구간 동안 상기 출력단을 프리차지시키는 이퀄라이징부; An equalizer for precharging the output stage during the precharge period; 상기 프리차지 구간 동안 상기 증폭수단의 양단 노드를 풀업시키는 풀업부; A pull-up unit which pulls up both nodes of the amplifying means during the precharge period; 센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부; An amplification activation controller for controlling activation of the amplifying means according to a sense amplifier enable signal; 로드전압에 따라 상기 비트라인의 전압을 제어하는 전류 감지 로드부; 및 A current sensing rod unit controlling the voltage of the bit line according to a load voltage; And 클램프 전압에 따라 상기 비트라인의 전류를 제어하는 비트라인 전압 바이어스 제어부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. And a bit line voltage bias controller for controlling a current of the bit line according to a clamp voltage. 제 18항에 있어서, 상기 증폭수단은 The method of claim 18, wherein the amplifying means 상기 비트라인의 전압과 상기 레퍼런스 전압 단의 전압을 증폭하는 제 1증폭부; 및 A first amplifier configured to amplify the voltage of the bit line and the voltage of the reference voltage terminal; And 상기 제 1증폭부의 전압을 증폭하는 제 2증폭부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램. And a second amplifier configured to amplify the voltage of the first amplifier.
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