KR20060076383A - Ｃｍｏｓ 이미지 센서 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 포토 다이오드와 트랜스퍼 트랜지스터 사이에 n형 불순물 영역을 형성하여 암전류 및 데드존 등을 감소시키기 위한 씨모스 이미지 센서 및 그 제조 방법에 관한 것으로, 포토다이오드 영역과 트랜스퍼 트랜지스터의 게이트 전극이 구비되는 씨모스 이미지 센서에 있어서, 제 1 도전형 반도체 기판; 상기 포토다이오드 영역과 상기 트랜스퍼 트랜지스터의 게이트 전극 사이의 상기 제 1 도전형 반도체 기판에 형성되는 제 2 도전형 제 1 불순물 영역; 상기 포토다이오드 영역의 상기 제 1 도전형 반도체 기판에 형성되는 제 2 도전형 제 2 불순물 영역, 그리고 상기 제 2 도전형 제 2 불순물 영역의 표면에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성된 것이다.
CMOS 이미지 센서, 암전류, 데드존, 채널링 현상

Description

ＣＭＯＳ 이미지 센서 및 그의 제조 방법{CMOS Image sensor and method for fabricating the same}
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도
도 2는 일반적인 씨모스 이미지 센서의 1 화소의 레이아웃도
도 3a 내지 3f는 종래 기술에 따른 CMOS 이미지 센서의 공정 단면도
도 4는 도 3b에 따른 n형 도판트 프로파일
도 5a 내지 5e는 본 발명의 실시예에 따른 CMOS 이미지 센서의 공정 단면도
도면의 주요 부분에 대한 설명
31 : 반도체 기판 32 : P형 에피층
33 : 소자 분리막 34 : 게이트 절연막
35 : 게이트 전극 36, 38, 41, 42 : 감광막
37 : 제 1 n형 불순물 영역 39 : 제 2 n형 불순물 영역
40 : p형 불순물 영역 43 : 절연막
본 발명은 CMOS 이미지 센서 및 그 제조방법에 관한 것으로서, 특히 포토 다 이오드와 트랜스퍼 트랜지스터 사이에 n형 불순물 영역을 형성하여 암전류 및 데드존 등을 감소시키기 위한 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다. 또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이고 , 도 2는 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이다.
일반적인 4T형 CMOS 이미지 센서의 단위화소는, 도 1 및 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 4개의 트랜지스터의 게이트 전극(110, 120, 130, 140)이 형성된다. 즉, 상기 게이트 전극(110)에 의해 트랜스퍼 트랜지스터(Tx)가 형성되고, 상기 게이트 전극(120)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(130)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(140)에 의해 셀렉트 트랜지스터(Sx)가 형성된다. 여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(110, 120, 130, 140) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다. 따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)가 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역에는 전원전압(Vss)가 인가된다.
이와 같은 구성을 갖는 종래의 CMOS 이미지 센서의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 3f는 종래 기술에 따른 CMOS 이미지 센서의 공정 단면도로써, 도 1의 I-I' 선상의 단면도이다.
도 3a에 도시한 바와 같이, p형 반도체 기판(1)에 저농도 P형(P-) 에피층(p- type epitaxel layer)(2)을 형성한다. 그리고, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 노광하고 현상하여 상기 소자 분리 영역의 상기 에피층(2)을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 패터닝하여 상기 소자 분리 영역에 소자 분리막(3)을 형성한다.
그리고, 상기 기판 전면에 게이트 절연막 및 도전층을 차례로 형성하고 상기 게이트 절연막 및 도전층을 선택적으로 제거하여 게이트 전극(5) 및 게이트 절연막(4)을 형성한다.
도 3b에 도시한 바와 같이, 전면에 감광막(6)을 증착하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 감광막(6) 패턴을 형성한다. 즉, 상기 감광막(6) 패턴은 상기 소자 분리막(3)에 인접한 액티브 영역 일부를 커버하고 상기 게이트 전극(5)의 일부를 노출시키도록 형성한다. 그리고, 고 에너지 이온 주입 공정으로 N형 불순물 이온을 상기 포토 다이오드 영역의 에피층(2) 주입하여 포토 다이오드 n형 불순물 영역(7)을 형성한 후, 상기 감광막(6) 패턴을 제거한다.
이러한 포토 다이오드 n형 불순물 영역(7) 공정 중에, 고 에너지 이온 주입으로 인해 상기 게이트 전극(5)를 통과하여 상기 게이트 전극(5) 하측의 채널(Channel) 영역까지 n형 불순물 이온이 도핑되는 경우가 발생한다.
즉, 도 4는 도 3b에 따른 트랜스퍼 트랜지스터의 채널 영역의 N형 도판트프 로파일(Dopant Profile)을 모의실험(Simulation)을 통해 나타낸 그림이다.
상기 트랜스퍼 트랜지스터는 빠른 전하 운반을 위하여 낮은 문턱전압을 갖도록 제조되어야 한다, 그런데, 도 4에 나타낸 바와 같이, 상기 게이트 전극(5) 하측의 채널(Channel) 영역까지 n형 불순물 이온이 도핑되므로 상기 트랜스퍼 트랜지스터의 문턱 전압(Vth) 값을 타겟(Target)값 이하로 떨어뜨려 오프 누설 전류(Off Leakage current)가 증가되게 된다.
그리고, 도 3c에 도시된 바와 같이, 전면에 절연막을 증착하고 에치백(etch back)하여 상기 게이트 전극(5) 측면에 측벽 절연막(8)을 형성하고, 상기 포토다이오드 영역이 노출되도록 감광막 패턴(9)을 형성한 다음, 상기 포토다이오드 n형 불순물 영역(7)의 표면에 p형 불순물 이온을 주입하여 포토다이오드 p형 불순물 영역(10)을 형성한다.
그러나, 이와 같이, 게이트 전극(5) 측벽에 스페이서(8)를 형성하기 위해 전면에 절연막을 증착하고 에치백하므로, 에치백 공정 시, 상기 포토다이오드 영역의 표면에 이온 데미지가 발생하고, 그에 따른 결정 결함이 증가하므로 씨모스 이미지 센서의 암전류가 증가하게 된다.
따라서, 이러한 문제점을 해결하기 위하여, 스페이서를 형성하지 않고 대신에 스페이서 블록 마스크를 사용하는 경우도 있다.
즉, 도 3b와 같이 포토다이오드 n형 불순물 영역(7)을 형성한 상태에서, 도 3d와 같이, 스페이서를 형성하지 않고, 상기 포토다이오드 영역이 노출되도록 감광막 패턴(9)을 형성한 후, 상기 포토다이오드 n형 불순물 영역(7)의 표면에 p형 불 순물 이온을 주입하여 포토다이오드 p형 불순물 영역(10)을 형성한다.
그리고, 도 3e와 같이, 전면에 절연막(11)과 감광막(12)을 차례로 증착하고, 노광 및 현상공정으로 상기 포토다이오드 영역을 커버하도록 상기 감광막(12)을 패터닝한다. 그리고, 상기 감광막(12) 패턴을 마스크로 이용하여, 도 3f와 같이, 상기 절연막(10)을 제거한다.
그러나, 상기 도 3d 내지 3f에서 설명한 바와 같은 공정에서도, 포토다이오드 표면에서 발생하는 이온 데미지를 최소화 하는 장점은 있으나, 스페이서 형성 이전에 상기 포토다이오드 n형 불순물 영역(7) 표면에 p형 불순물 이온을 주입하므로 트랜스퍼 트랜지스터(도 1 및 도 2 참조)의 소오스 영역의 p형 도핑 농도가 증가하게 되고, 그로 인해 상기 포토다이오드에서 발생한 광전하 운송의 포텐셜 베리어가 증가하게 되어 센서가 광량에 노출되고 일정 시간 동안은 시그널이 발생하지 않는 데드존(Dead Zone)이 증가하게 된다. 또한 p형 불순물 이온 주입 시, 트랜스퍼 트랜지스터의 게이트 전극 하측까지 영향을 주게 되므로 트랜스퍼 트랜지스터의 채널링에 문제를 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 포토다이오드 도핑 전에 포토다이오드와 트랜스퍼 트랜지스터가 인접한 부분에 n형 도핑을 행하여 암전류 증가 및 데드존 발생을 감소시키기 위한 씨모스 이미지 센서 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서는, 포토다이오드 영역과 트랜스퍼 트랜지스터의 게이트 전극이 구비되는 씨모스 이미지 센서에 있어서, 제 1 도전형 반도체 기판; 상기 포토다이오드 영역과 상기 트랜스퍼 트랜지스터의 게이트 전극 사이의 상기 제 1 도전형 반도체 기판에 형성되는 제 2 도전형 제 1 불순물 영역; 상기 포토다이오드 영역의 상기 제 1 도전형 반도체 기판에 형성되는 제 2 도전형 제 2 불순물 영역, 그리고 상기 제 2 도전형 제 2 불순물 영역의 표면에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서의 제조 방법은, 포토다이오드 영역과 트랜스퍼 트랜지스터 영역이 정의된 제 1 도전형 반도체 기판을 준비하는 단계; 상기 트랜스퍼 트랜지스터 영역의 상기 제 1 도전형 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 포토다이오드 영역과 상기 게이트 전극 사이의 상기 제 1 도전형 반도체 기판에 제 2 도전형 제 1 불순물 영역을 형성하는 단계; 상기 포토 다이오드 영역의 상기 제 1 도전형 반도체 기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계; 상기 제 2 도전형 제 2 불순물 영역의 표면에 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐이 그 특징이 있다.
여기서, 상기 제 1 도전형 반도체 기판 전면에 절연막을 형성하는 단계와, 상기 절연막위에 상기 포토 다이오드 영역을 커버하도록 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 상기 절연막을 선택적으로 제거하 는 단계를 더 포함함에 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 CMOS 이미지 센서 및 그 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 5a 내지 5e는 본 발명의 실시예에 따른 CMOS 이미지 센서의 공정 단면도이다.
도 5a에 도시한 바와 같이, p형 반도체 기판(31)에 저농도 P형(P-) 에피층(p-type epitaxel layer)(32)을 형성한다. 그리고, 액티브 영역과 소자 분리 영역을 정의하는 마스크 패턴을 형성하여 상기 소자 분리 영역의 상기 에피층(32)을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성하고, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 패터닝하여 상기 소자 분리 영역에 소자 분리막(33)을 형성한다.
그리고, 상기 기판 전면에 게이트 절연막 및 도전층을 차례로 형성하고 상기 게이트 절연막 및 도전층을 선택적으로 제거하여 게이트 전극(35) 및 게이트 절연막(34)을 형성한다.
계속해서, 전면에 감광막(36)을 증착하고 노광 및 현상 공정으로 포토다이오드 영역과 트랜스퍼 트랜지스터의 게이트 전극(35) 인접 영역의 p형 에피층(32)이 노출되도록 상기 감광막(36)을 패터닝한다. 그리고, 상기 감광막(36) 패턴을 마스크로 이용하여 상기 에피층(32)에 n형 불순물 이온 주입하여 제 1 n형 불순물 영역 (37)을 형성한 후, 상기 감광막(36) 패턴을 제거한다.
여기서, 상기 제 1 n형 불순물 영역(37)은 트랜스퍼 트랜지스터의 광전하 운송을 원활하게 할 뿐만아니라 로직 트랜지스터의 정션(Junction) 형성에 필요한 저 에너지 이온 주입이 가능하므로 트랜스퍼 트랜지스터의 게이트 채널링 현상 역시 방지할 수 있다.
도 5b에 도시한 바와 같이, 전면에 감광막(38)을 증착하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 감광막(38) 패턴을 형성한다. 즉, 상기 감광막(38) 패턴은 상기 소자 분리막(33)에 인접한 액티브 영역 일부를 커버하고 상기 게이트 전극(35)의 일부를 노출시키도록 형성한다. 그리고, 상기 노출된 포토 다이오드 영역에 고 에너지 이온 주입 공정으로 N형 불순물 이온을 상기 포토 다이오드 영역의 에피층(32) 주입하여 포토 다이오드에 제 2 n형 불순물 영역(39)을 형성한 후, 상기 감광막(38) 패턴을 제거한다. 상기 제 2 n형 불순물 영역(39)은 상기 제 1 n형 불순물 영역(37)보다 더 깊게 형성된다.
도 5c와 같이, 전면에 감광막(41)을 증착하고 노광 및 현상 공정으로 상기 포토다이오드 영역이 노출되도록 상기 감광막(41)을 패터닝한다. 그리고, 상기 감광막(41) 패턴을 마스크로 이용하여 상기 제 2 n형 불순물 영역(39)의 표면에 p형 불순물 이온을 주입하여 포토다이오드 p형 불순물 영역(40)을 형성한 후, 상기 감광막(41) 패턴을 제거한다.
도 5d와 같이, 전면에 절연막(43)과 감광막(42)을 차례로 증착하고, 노광 및 현상공정으로 상기 포토다이오드 영역을 커버하도록 상기 감광막(42)을 패터닝한 다.
도 5e와 같이, 상기 감광막(42) 패턴을 마스크로 이용하여 상기 절연막(43)을 이방성 식각하여 스페이서 블록 마스크(43a)를 형성한다.
이와 같은 공정에 의해 완성된 본 발명에 따른 씨모스 이미지 센서의 구조는, 도 5f와 같이, p형 에피층(32)의 포토다이오드 영역과 트랜스퍼 트랜지스터의 게이트 전극(35) 사이에 제 1 n형 불순물 영역(37)이 형성되고, 상기 포토다이오드 영역의 에피층(32)내에 제 2 n형 불순물 영역(39)과 p형 불순물 영역(40)이 형성된다.
이상에서 설명한 바와 같은 본 발명에 따른 CMOS 이미지 센서 및 그의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 포토다이오드를 형성하기 전에 포토다이오드와 트랜스퍼 트랜지스터의게이트 전극 사이에 제 1 n형 불순물 영역을 형성하므로, 트랜스퍼 트랜지스터의 광전하 운송을 원활하게 할 뿐만아니라 로직 트랜지스터의 정션(Junction) 형성에 필요한 저 에너지 이온 주입이 가능하므로 트랜스퍼 트랜지스터의 게이트 채널링 현상 역시 방지할 수 있다.
둘째, 포토다이오드를 형성하기 전에 포토다이오드와 트랜스퍼 트랜지스터의게이트 전극 사이에 제 1 n형 불순물 영역을 형성한 후, 포토다이오드 영역에 제 2 n형 불순물 영역을 형성하므로, 트랜스퍼 트랜지스터 게이트의 채널링 현상을 방지할 수 있다.
셋째, 상기 포토다이오드와 트랜스퍼 트랜지스터의 게이트 전극 사이에 제 1 n형 불순물 영역이 형성되므로 포토다이오드의 p형 불순물 영역 형성 시 발생하는 데드존을 방지할 수 있다.
넷째, 스페이서 형성 시 포토다이오드 표면에서 발생하는 이온 데미지를 방지할 수 있다.

Claims (3)

  1. 포토다이오드 영역과 트랜스퍼 트랜지스터의 게이트 전극이 구비되는 씨모스 이미지 센서에 있어서,
    제 1 도전형 반도체 기판;
    상기 포토다이오드 영역과 상기 트랜스퍼 트랜지스터의 게이트 전극 사이의 상기 제 1 도전형 반도체 기판에 형성되는 제 2 도전형 제 1 불순물 영역;
    상기 포토다이오드 영역의 상기 제 1 도전형 반도체 기판에 형성되는 제 2 도전형 제 2 불순물 영역, 그리고
    상기 제 2 도전형 제 2 불순물 영역의 표면에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
  2. 포토다이오드 영역과 트랜스퍼 트랜지스터 영역이 정의된 제 1 도전형 반도체 기판을 준비하는 단계;
    상기 트랜스퍼 트랜지스터 영역의 상기 제 1 도전형 반도체 기판상에 게이트 전극을 형성하는 단계;
    상기 포토다이오드 영역과 상기 게이트 전극 사이의 상기 제 1 도전형 반도체 기판에 제 2 도전형 제 1 불순물 영역을 형성하는 단계;
    상기 포토 다이오드 영역의 상기 제 1 도전형 반도체 기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계;
    상기 제 2 도전형 제 2 불순물 영역의 표면에 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 도전형 반도체 기판 전면에 절연막을 형성하는 단계와,
    상기 절연막위에 상기 포토 다이오드 영역을 커버하도록 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 이용하여 상기 절연막을 선택적으로 제거하는 단계를 더 포함함을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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