KR20060072521A - Method for fabricating semiconductor device - Google Patents

Method for fabricating semiconductor device Download PDF

Info

Publication number
KR20060072521A
KR20060072521A KR1020040111183A KR20040111183A KR20060072521A KR 20060072521 A KR20060072521 A KR 20060072521A KR 1020040111183 A KR1020040111183 A KR 1020040111183A KR 20040111183 A KR20040111183 A KR 20040111183A KR 20060072521 A KR20060072521 A KR 20060072521A
Authority
KR
South Korea
Prior art keywords
trench
tungsten
film
semiconductor substrate
semiconductor device
Prior art date
Application number
KR1020040111183A
Other languages
Korean (ko)
Inventor
조직호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040111183A priority Critical patent/KR20060072521A/en
Publication of KR20060072521A publication Critical patent/KR20060072521A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 반도체 기판의 일영역을 노출하는 트렌치를 갖는 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 텅스텐을 증착함과 동시에 텅스텐 식각 가스를 이용한 플라즈마 식각으로 텅스텐 증착시 발생되는 오버행을 제거하여 오버행을 갖지 않는 텅스텐막으로 상기 트렌치를 매립하는 단계와, 상기 트렌치 내부에만 남도록 상기 텅스텐막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성한다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, the method comprising: forming an interlayer insulating film having a trench exposing a region of a semiconductor substrate on a semiconductor substrate; Forming a plug by removing the overhang generated during tungsten deposition by plasma etching using a tungsten film having no overhang, and selectively removing the tungsten film so as to remain only inside the trench. do.

CVD-W, 오버행CVD-W, overhang

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device} Method for fabricating semiconductor device {Method for fabricating semiconductor device}             

도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with a first embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도2A through 2D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 11 : 콘택 식각 정지 질화막10 semiconductor substrate 11 contact etch stop nitride film

12 : 제 1 층간 절연막 13 : 트렌치 식각 정지 질화막12. First interlayer insulating film 13 Trench etch stop nitride film

14 : 제 2 층간 절연막 15 : 트렌치14 second interlayer insulating film 15 trench

16 : 배리어 금속막 17 : 텅스텐막
16 barrier metal film 17 tungsten film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 CVD(Chemical Vapor Deposition) 텅스텐(W) 매립 특성을 개선하기 위한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving CVD (Chemical Vapor Deposition) tungsten (W) embedding characteristics.

CVD(Chemical Vapor Deposition) 텅스텐(W)막의 경우, 비저항이 6~15

Figure 112004060932918-PAT00001
-cm으로, 2.7~3.0
Figure 112004060932918-PAT00002
-cm인 알루미늄(Al)에 비하여 3배 정도 크지만, CVD 증착 방식에 의한 높은 단차에서의 매립이 가능하여 콘택(contact) 및 로컬 인터커넥션(local interconnection), 다마신(damascene) 구조에서의 금속 배선에 적용되고 있다.In the case of CVD (Chemical Vapor Deposition) tungsten (W) film, the resistivity is 6 to 15
Figure 112004060932918-PAT00001
-2.7 to 3.0
Figure 112004060932918-PAT00002
It is about 3 times larger than aluminum (Al), but it is possible to bury in high step by CVD deposition method, so that metal in contact, local interconnection and damascene structure It is applied to wiring.

그러나, 고집적 반도체 소자 제조시 디자인 룰(design rule) 감소에 따른 영향으로 CVD W 매립 불량 및 그에 따른 저항 상승 등의 문제가 발생하고 있다. 매립불량의 주요원인은 CVD W 증착시 오버행(overhang)에 의해서 주로 발생하게 된다. However, in the manufacture of highly integrated semiconductor devices, a problem such as poor CVD W buried and an increase in resistance due to a decrease in design rules has occurred. The main cause of landfill failure is mainly caused by overhang during CVD W deposition.

이러한 오버행 문제는 CVD W 증착에 의한 배선형성 방법의 경우 WF6 구조에 의한 하부 구조의 어택(attack)을 방지하고자 CVD W 증착 전에 형성하는 일정두께(100Å) 이상의 배리어 금속막(Ti/TiN)과, W 핵막(Nucleation film) 증착으로 인하여 CVD W가 증착되어야 하는 트렌치 CD가 감소됨에 따라서 더욱 가중되고 있다. This overhang problem is caused by a barrier metal film (Ti / TiN) of a predetermined thickness (100 kPa) or more formed before CVD W deposition in order to prevent the attack of the underlying structure caused by the WF 6 structure in the wiring forming method by CVD W deposition. As a result of the reduction of the trench CD to which the CVD W is to be deposited due to the deposition of the W nucleation film, the weight is further increased.

기존에는 오버행이 적은 배리어 금속막 적용(ionized sputtering), W 핵막 감소, W 벌크막 S/C 향상(온도 감소) 방법 등을 이용하여 개선하고 있으나, 대부분의 경우 약간의 CVD W 매립불량에 의한 보이드(void)가 존재하기 때문에 보이드에 의한 저항상승효과가 비교적 적은 콘택 구조에 제한적으로 적용되고 있는 실정이다.Conventional improvements have been made by using a barrier metal film with less overhang (ionized sputtering), W nuclear film reduction, W bulk film S / C improvement (temperature reduction), but in most cases voids due to slight CVD W landfill defects. Due to the presence of voids, a limited increase in resistance due to voids is applied to a contact structure having a relatively small effect.

그러나, 다마신(damascene) 구조에서는 CVD W를 배선 재료로 사용할 경우 보 이드에 의한 저항 상승효과는 콘택 구조와 달리 매우 커서 적용하는데 큰 문제점이 있다.
However, in the damascene structure, when CVD W is used as the wiring material, the resistance increase effect due to the void is very large, unlike the contact structure, and thus, there is a big problem to apply.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, CVD 텅스텐(W) 증착 공정 중에 발생하는 오버행(overhang)을 방지하여 CVD 텅스텐(W) 매립 특성을 개선할 수 있는 반도체 소자의 제조방법 을 제공하는데 그 목적이 있다.
Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and can prevent the overhang occurring during the CVD tungsten (W) deposition process, thereby improving the CVD tungsten (W) buried characteristics. Its purpose is to provide a method for manufacturing a device.

본 발명의 일 특징에 따른 반도체 소자의 제조방법은 반도체 기판상에 반도체 기판의 일영역을 노출하는 트렌치를 갖는 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 텅스텐을 증착함과 동시에 텅스텐 식각 가스를 이용한 플라즈마 식각으로 텅스텐 증착시 발생되는 오버행을 제거하여 오버행을 갖지 않는 텅스텐막으로 상기 트렌치를 매립하는 단계와, 상기 트렌치 내부에만 남도록 상기 텅스텐막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성한다.In accordance with an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming an interlayer insulating film having a trench exposing a region of the semiconductor substrate on the semiconductor substrate; Embedding the trench with a tungsten film having no overhang by removing an overhang generated during deposition of tungsten by plasma etching using a gas; and selectively removing the tungsten film so as to remain only inside the trench to form a plug. Form.

본 발명의 다른 특징에 따른 반도체 소자의 제조방법은 반도체 기판상에 반도체 기판의 일영역을 노출하는 트렌치를 갖는 층간 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 반도체 기판을 포함한 전면에 텅스텐막을 증착하는 단계와, 습식 식각 공정으로 상기 텅스텐막 증착시 텅스텐막내에 발생되는 오버행을 제 거하는 단계와, 전면에 텅스텐막을 추가로 증착하는 단계와, 상기 트렌치 내부에만 남도록 상기 텅스텐막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming an interlayer insulating film having a trench exposing a region of the semiconductor substrate on the semiconductor substrate; Removing the overhang generated in the tungsten film during the deposition of the tungsten film by a wet etching process, further depositing a tungsten film on the front surface, and selectively removing the tungsten film so as to remain only inside the trench. Forming comprising the step of forming.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도이다.1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with a first embodiment of the present invention.

먼저, 도 1a에 도시하는 바와 같이, 반도체 기판(10)상에 콘택 식각 정지 질화막(11)과, 제 1 층간 절연막(12)과, 트렌치 식각 정지 질화막(13)과, 제 2 층간 절연막(14)을 차례로 증착한다. First, as shown in FIG. 1A, the contact etch stop nitride film 11, the first interlayer insulating film 12, the trench etch stop nitride film 13, and the second interlayer insulating film 14 are formed on the semiconductor substrate 10. ) In order.

상기 콘택 식각 정지 질화막(11)은 300~700Å의 두께로 형성하고, 제 1 층간 절연막(12)은 5000~10000Å의 두께로 형성하고, 상기 트렌치 식각 정지 질화막(13)은 300~700Å의 두께로 형성하고, 상기 제 2 층간 절연막(14)은 1000 내지 30000Å의 두께로 형성한다.The contact etch stop nitride film 11 is formed to have a thickness of 300 to 700 GPa, the first interlayer insulating film 12 is formed to have a thickness of 5000 to 10000 GPa, and the trench etch stop nitride film 13 has a thickness of 300 to 700 GPa. And the second interlayer insulating film 14 is formed to a thickness of 1000 to 30000 GPa.

이어서, 도 1b에 도시하는 바와 같이 상기 제 2 층간 절연막(14)과, 트렌치 식각 정지 질화막(13)과, 제 1 층간 절연막(12)과, 콘택 식각 정지 질화막(11)을 선택적으로 제거하여 금속 배선을 위한 듀얼 다마신(dual damascene) 구조의 트렌치(15)를 형성한다.Subsequently, as shown in FIG. 1B, the second interlayer insulating film 14, the trench etch stop nitride film 13, the first interlayer insulating film 12, and the contact etch stop nitride film 11 are selectively removed to remove the metal. A trench 15 having a dual damascene structure for wiring is formed.

본 실시예에서는 트렌치(15)를 듀얼 다미신 구조로 형성하는 경우를 예로 들었으나, 싱글 다마신(single damascene) 구조, 홀 타입(hole type) 구조의 트렌치와 같은 다른 형태의 트렌치도 가능하다. In this embodiment, the case in which the trench 15 is formed as a dual damisin structure is taken as an example, but other types of trenches, such as a single damascene structure and a hole type structure trench, are possible.

그리고, 상기 트렌치(15)를 포함한 반도체 기판(10)의 표면상에 배리어 금속막(16)을 형성한다.The barrier metal film 16 is formed on the surface of the semiconductor substrate 10 including the trench 15.

상기 배리어 금속막(16)으로는 Ti/TiN막을 적층시키어 형성한다.The barrier metal film 16 is formed by stacking Ti / TiN films.

그런 다음, 도 1c에 도시하는 바와 같이 WF6, SiH4, H2를 소오스 가스로 하는 CVD 공정으로 텅스텐(W)을 증착하면서 동시에 텅스텐 식각 가스를 이용한 플라즈마 식각 공정으로 표면의 텅스텐을 식각하여 상기 텅스텐막 증착시 발생되는 오버행을 제거한다.Then, as illustrated in FIG. 1C, tungsten (W) is deposited by a CVD process using WF 6 , SiH 4 , and H 2 as a source gas, and at the same time, tungsten on the surface is etched by a plasma etching process using a tungsten etching gas. Eliminates overhangs generated during tungsten film deposition.

이때, 상기 식각 가스로는 SF6, NF4, C2F6, CF4 등과 같은 플루오르(fluoride) 계열의 식각 가스를 사용하며, 식각 가스의 유량은 10~30sccm이 되도록 한다. 그리고, 반도체 기판(10) 상부에는 400watt보다 작은 바이어스 파워를 인가하고, 반도체 기판(10) 하부에는 바이어스 파워를 인가하지 않는다. 또한, 상기 플라즈마 식각 공정의 식각율은 분당 500 내지 1000Å이 되도록 한다.In this case, as the etching gas, a fluoride-based etching gas such as SF 6 , NF 4 , C 2 F 6 , CF 4, and the like is used, and the flow rate of the etching gas is 10 to 30 sccm. A bias power of less than 400 watts is applied to the upper portion of the semiconductor substrate 10, and no bias power is applied to the lower portion of the semiconductor substrate 10. In addition, the etching rate of the plasma etching process is to be 500 to 1000 kW per minute.

즉, CVD 공정에 의하여 반도체 기판(10) 표면부에서는 다음 수학식 1과 같은 열분해 반응에 의하여 텅스텐 증착이 이루어지며, 동시에 플라즈마 여기(plasma excitation)된 플루오르 이온과 기증착된 텅스텐의 반응으로 텅스텐이 식각되어 텅스텐 증착시 발생되는 오버행이 제거되게 된다(수학식 2).That is, tungsten deposition is performed on the surface of the semiconductor substrate 10 by the CVD process by a pyrolysis reaction as shown in Equation 1 below. It is etched to eliminate the overhang generated during tungsten deposition (Equation 2).

이때, 반도체 기판(10) 상부에는 바이어스 파워가 인가되고 하부에는 바이어스 파워가 인가되지 않으므로 텅스텐 식각은 트렌치(15) 상부에서만 이루어지므로 오버행만이 선택적으로 제거되게 된다.At this time, since the bias power is applied to the upper portion of the semiconductor substrate 10 and the bias power is not applied to the lower portion, only the overhang is selectively removed since tungsten etching is performed only on the upper portion of the trench 15.

Figure 112004060932918-PAT00003
Figure 112004060932918-PAT00003

Figure 112004060932918-PAT00004
Figure 112004060932918-PAT00004

Figure 112004060932918-PAT00005
Figure 112004060932918-PAT00005

이후, CVD W 증착 공정이 완료되면 도 1d에 도시된 바와 같이 상기 트렌치(15)를 포함한 전면에 오버행을 갖지 않는 텅스텐막(17)이 형성되게 된다.After completion of the CVD W deposition process, as shown in FIG. 1D, a tungsten film 17 having no overhang is formed on the entire surface including the trench 15.

이후, 도면에는 도시하지 않았지만 CMP 공정으로 제 2 층간 절연막(14)상의 상기 텅스텐막(17)을 제거하여 트렌치(15)내에 플러그를 형성한다.Thereafter, although not shown in the figure, the tungsten film 17 on the second interlayer insulating film 14 is removed by a CMP process to form a plug in the trench 15.

이상으로 본 발명의 제 1 실시예에 따른 반도체 소자 제조를 완료한다.This completes the manufacture of the semiconductor device according to the first embodiment of the present invention.

본 발명의 제 1 실시예에서는 텅스텐 식각 용액을 이용한 플라즈마 식각으로 텅스텐 증착시 발생되는 오버행을 제거해가면서 텅스텐을 증착하여 텅스텐막이 오버행을 갖지 않게끔 하였다.In the first embodiment of the present invention, the tungsten film is not provided with an overhang by removing tungsten by removing the overhang generated during tungsten deposition by plasma etching using a tungsten etching solution.

이에 비하여, 본 발명의 제 2 실시예에서는 트렌치가 형성된 반도체 기판상에 텅스텐을 증착한 다음, 습식 식각으로 텅스텐 상부를 제거하여 상기 텅스텐 증 착시 발생된 오버행을 제거한 다음에 추가로 텅스텐을 증착하는 방법이다.In contrast, in the second embodiment of the present invention, a method of depositing tungsten on a trench formed semiconductor substrate, and then removing the top of tungsten by wet etching to remove the overhang generated during the deposition of tungsten, and then further depositing tungsten. to be.

도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도로, 도 1a 내지 도1d와 동일 부분에 대해서는 동일 부호를 사용하였다.2A through 2D are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a second embodiment of the present invention, and the same reference numerals are used for the same parts as in FIGS. 1A through 1D.

본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정은 먼저, 도 2a에 도시하는 바와 같이, 반도체 기판(10)상에 콘택 식각 정지 질화막(11)과, 제 1 층간 절연막(12)과, 트렌치 식각 정지 질화막(13)과, 제 2 층간 절연막(14)을 차례로 증착한다. A semiconductor device manufacturing process according to the second embodiment of the present invention, first, as shown in FIG. 2A, a contact etch stop nitride film 11, a first interlayer insulating film 12, The trench etch stop nitride film 13 and the second interlayer insulating film 14 are sequentially deposited.

상기 콘택 식각 정지 질화막(11)은 300~700Å의 두께로 형성하고, 제 1 층간 절연막(12)은 5000~10000Å의 두께로 형성하고, 상기 트렌치 식각 정지 질화막(13)은 300~700Å의 두께로 형성하고, 상기 제 2 층간 절연막(14)은 1000 내지 30000Å의 두께로 형성한다.The contact etch stop nitride film 11 is formed to have a thickness of 300 to 700 GPa, the first interlayer insulating film 12 is formed to have a thickness of 5000 to 10000 GPa, and the trench etch stop nitride film 13 has a thickness of 300 to 700 GPa. And the second interlayer insulating film 14 is formed to a thickness of 1000 to 30000 GPa.

이어서, 도 2b에 도시하는 바와 같이 상기 제 2 층간 절연막(14)과, 트렌치 식각 정지 질화막(13)과, 제 1 층간 절연막(12)과, 콘택 식각 정지 질화막(11)을 선택적으로 제거하여 금속 배선을 위한 듀얼 다마신 구조의 트렌치(미도시)를 형성한다.Next, as shown in FIG. 2B, the second interlayer insulating film 14, the trench etch stop nitride film 13, the first interlayer insulating film 12, and the contact etch stop nitride film 11 are selectively removed to remove the metal. A trench (not shown) having a dual damascene structure for wiring is formed.

본 실시예에서는 트렌치를 듀얼 다미신 구조로 형성하는 경우를 예로 들었으나, 싱글 다마신(single damascene) 구조, 홀 타입(hole type) 구조의 트렌치와 같은 다른 형태의 트렌치도 가능하다. In the present embodiment, a case in which the trench is formed as a dual damisin structure is taken as an example, but other types of trenches such as a single damascene structure and a hole type structure trench are also possible.

그리고, 상기 트렌치를 포함한 반도체 기판(10)의 표면상에 배리어 금속막(16)을 형성한다. A barrier metal film 16 is formed on the surface of the semiconductor substrate 10 including the trench.                     

상기 배리어 금속막(16)으로는 Ti/TiN막을 적층시키어 형성한다.The barrier metal film 16 is formed by stacking Ti / TiN films.

그런 다음, 상기 트렌치를 포함한 반도체 기판(10)상에 CVD법으로 텅스텐막(17)을 증착하여 상기 트렌치를 매립한다.Then, a tungsten film 17 is deposited on the semiconductor substrate 10 including the trench by CVD to fill the trench.

이때, 상기 텅스텐막(17)에는 오버행(A)이 형성되게 된다.At this time, an overhang A is formed in the tungsten film 17.

이어서, 도 2c에 도시하는 바와 같이 습식 캐미컬(wet chemical)을 이용하여 상기 텅스텐막(17)을 일정 두께 식각하여 상기 오버행(A)을 제거한다.Subsequently, as illustrated in FIG. 2C, the tungsten film 17 is etched by a predetermined thickness using a wet chemical to remove the overhang A. FIG.

이때, 상기 습식 캐미컬(wet chemical)로는 3~50: 1의 비율로 혼합된 H2SO4와 N2H2를 사용한다.In this case, as the wet chemical, H 2 SO 4 and N 2 H 2 mixed at a ratio of 3 to 50: 1 are used.

그러고 나서, 도 2d에 도시하는 바와 같이 상기 반도체 기판(10) 전면에 텅스텐막(17)을 추가로 증착한다.Then, a tungsten film 17 is further deposited on the entire surface of the semiconductor substrate 10 as shown in FIG. 2D.

이후, 도면에는 도시하지 않았지만 CMP 공정으로 제 2 층간 절연막(14) 상의 상기 텅스텐막(17)을 제거하여 트렌치(15)내에 플러그를 형성한다.Thereafter, although not shown in the figure, the tungsten film 17 on the second interlayer insulating film 14 is removed by a CMP process to form a plug in the trench 15.

이상으로 본 발명의 제 2 실시예에 따른 반도체 소자 제조를 완료한다.
This completes the manufacture of the semiconductor device according to the second embodiment of the present invention.

상술한 바와 같이, 본 발명은 CVD 텅스텐 증착 공정에서의 오버행을 제거할 수 있으므로 플러그 매립 특성을 향상시킬 수 있으며, 소자의 전기적 특성을 개선시킬 수 있다.As described above, the present invention can eliminate the overhang in the CVD tungsten deposition process can improve the plug embedding characteristics, and can improve the electrical characteristics of the device.

Claims (9)

반도체 기판상에 반도체 기판의 일영역을 노출하는 트렌치를 갖는 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having a trench on the semiconductor substrate, the trench exposing a region of the semiconductor substrate; 상기 반도체 기판의 전면에 텅스텐을 증착함과 동시에 텅스텐 식각 가스를 이용한 플라즈마 식각으로 텅스텐 증착시 발생되는 오버행을 제거하여 오버행을 갖지 않는 텅스텐막으로 상기 트렌치를 매립하는 단계; 및Filling the trench with a tungsten film that does not have an overhang by removing tungsten on the front surface of the semiconductor substrate while removing tungsten by plasma etching using tungsten etching gas; And 상기 트렌치 내부에만 남도록 상기 텅스텐막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성하는 반도체 소자의 제조방법.And removing the tungsten film to form a plug so as to remain only in the trench. 제 1항에 있어서,The method of claim 1, 상기 텅스텐을 증착하기 전에 상기 트렌치를 포함한 반도체 기판의 표면상에 배리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a barrier metal film on a surface of the semiconductor substrate including the trench before depositing the tungsten. 제 1항에 있어서,The method of claim 1, 상기 식각 공정시 플루오르 계열의 식각 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device, characterized in that during the etching process using a fluorine-based etching gas. 제 3항에 있어서,The method of claim 3, wherein 상기 식가 가스의 유량은 10 내지 30sccm인 것을 특징으로 하는 반도체 소자의 제조방법.The flow rate of the food gas is a manufacturing method of a semiconductor device, characterized in that 10 to 30sccm. 제 1항에 있어서,The method of claim 1, 상기 플라즈마 식각 공정의 파워는 400Watt보다 작은 것을 특징으로 하는 반도체 소자의 제조방법. The power of the plasma etching process is a semiconductor device manufacturing method, characterized in that less than 400Watt. 제 1항에 있어서,The method of claim 1, 상기 플라즈마 식각 공정의 식각율은 분당 500 내지 1000Å인 것을 특징으로 하는 반도체 소자의 제조방법.The etching rate of the plasma etching process is a method of manufacturing a semiconductor device, characterized in that 500 to 1000 kW per minute. 반도체 기판상에 반도체 기판의 일영역을 노출하는 트렌치를 갖는 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having a trench on the semiconductor substrate, the trench exposing a region of the semiconductor substrate; 상기 트렌치가 매립되도록 반도체 기판을 포함한 전면에 텅스텐막을 증착하 는 단계;Depositing a tungsten film on the entire surface including the semiconductor substrate to fill the trench; 습식 식각 공정으로 상기 텅스텐막 증착시 텅스텐막내에 발생되는 오버행을 제거하는 단계; Removing an overhang generated in the tungsten film during the deposition of the tungsten film by a wet etching process; 전면에 텅스텐막을 추가로 증착하는 단계; 및Depositing a tungsten film on the entire surface; And 상기 트렌치 내부에만 남도록 상기 텅스텐막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성하는 반도체 소자의 제조방법.And removing the tungsten film to form a plug so as to remain only in the trench. 제 7항에 있어서,The method of claim 7, wherein 상기 텅스텐을 증착하기 전에 상기 트렌치를 포함한 반도체 기판의 표면상에 배리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming a barrier metal film on a surface of the semiconductor substrate including the trench before depositing the tungsten. 제 1항에 있어서,The method of claim 1, 상기 습식 식각 공정에서 사용되는 식각 용액은 3~50 : 1의 비율로 혼합된 H2SO4와 N2H2인 것을 특징으로 하는 반도체 소자의 제조방법. The etching solution used in the wet etching process is a method of manufacturing a semiconductor device, characterized in that H 2 SO 4 and N 2 H 2 mixed in a ratio of 3 to 50: 1.
KR1020040111183A 2004-12-23 2004-12-23 Method for fabricating semiconductor device KR20060072521A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040111183A KR20060072521A (en) 2004-12-23 2004-12-23 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040111183A KR20060072521A (en) 2004-12-23 2004-12-23 Method for fabricating semiconductor device

Publications (1)

Publication Number Publication Date
KR20060072521A true KR20060072521A (en) 2006-06-28

Family

ID=37165692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040111183A KR20060072521A (en) 2004-12-23 2004-12-23 Method for fabricating semiconductor device

Country Status (1)

Country Link
KR (1) KR20060072521A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160044004A (en) * 2013-08-16 2016-04-22 어플라이드 머티어리얼스, 인코포레이티드 Tungsten deposition with tungsten hexafluoride(wf6) etchback

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160044004A (en) * 2013-08-16 2016-04-22 어플라이드 머티어리얼스, 인코포레이티드 Tungsten deposition with tungsten hexafluoride(wf6) etchback

Similar Documents

Publication Publication Date Title
US7998855B2 (en) Solving via-misalignment issues in interconnect structures having air-gaps
KR101231019B1 (en) Method for the manufacture of integrated circuit devices
KR100238698B1 (en) Method of forming multilayer interconnection structure
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
JP2010278330A (en) Semiconductor device and method of manufacturing semiconductor device
JP2010016083A (en) Method for manufacturing semiconductor device
US20070077755A1 (en) Method of forming metal wiring in a semiconductor device
US7307015B2 (en) Method for forming an interconnection line in a semiconductor device
JP2003273212A (en) Laminate structure and its manufacturing method
US20050054195A1 (en) Semiconductor device and method for fabricating the same
JP2000252278A (en) Semiconductor device and its manufacture
KR101767538B1 (en) Metal-containing films as dielectric capping barrier for advanced interconnects
US20120146225A1 (en) Damascene structure
JP2005005697A (en) Manufacturing method of semiconductor device
KR20060072521A (en) Method for fabricating semiconductor device
KR100399909B1 (en) Method of forming inter-metal dielectric in a semiconductor device
US5930670A (en) Method of forming a tungsten plug of a semiconductor device
JP2009027048A (en) Manufacturing method of semiconductor device
KR101158059B1 (en) Method for forming metal line of semiconductor device
KR20050099097A (en) Method of forming an isolation layer in a semiconductor device
US7678686B2 (en) Semiconductor device having copper metal line and method of forming the same
JP2004031637A (en) Method of forming wiring structure
KR20020058430A (en) Method for fabricating a wire in semiconductor device
CN113314454A (en) Interconnect structure and method of forming the same
CN113314455A (en) Interconnect structure and method of forming the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination