KR20060072320A - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 마스크 공정수를 줄임과 아울러 패드의 전식을 방지하여 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과; 상기 데이터라인과 접속된 데이터 패드와; 상기 게이트라인과 접속된 게이트 패드를 구비하며, 상기 게이트 패드 및 데이터 패드는 상기 게이트 절연막 상에 형성된 패드 하부 전극과; 상기 패드 하부 전극을 노출시키는 콘택홀을 가지는 보호막과; 상기 콘택홀 내에 형성되어 상기 패드 하부 전극과 접속되며 양끝단의 두께가 다른 영역의 두께와 다른 패드 상부 전극을 구비하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{Thin Film Transistor Array Substrate And Fabricating Method Thereof}
도 1은 종래 액정 표시 패널을 나타내는 사시도이다.
도 2는 본 발명에 따른 액정 표시 패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'", Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4a 및 도 4b는 관련기술의 리프트 오프 공정을 이용하여 형성되는 게이트 패드 및 데이터패드 각각을 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 8a 내지 도 8f는 도 7a 및 도 7b에 도시된 제3 마스크공정을 상세히 설명 하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1,101 : 기판 2,102 : 게이트라인
4,104 : 데이터라인 6,106 : 게이트전극
8,108 : 소스전극 10,110 : 드레인전극
12,112 : 게이트절연막 14,114 : 활성층
16,116 : 오믹접촉층 18,118,124,126 : 보호막
20,120 : 콘택홀 22,122 : 화소 전극
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 마스크 공정수를 줄임과 아울러 패드의 전식을 방지하여 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(70) 및 칼러 필터 어레이 기판(80)을 구비한다.
칼라 필터 어레이 기판(80)은 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼러 구현을 위한 칼러 필터(12), 화소 전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막으로 구성된다.
박막 트랜지스터 어레이 기판(70)은 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2,4)의 교차부에 형성된 박막트랜지스터(30)와, 박막트랜지스터(30)와 접속된 화소 전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막으로 구성된다. 또한, 박막트랜지스터 어레이 기판은 게이트 라인으로부터 신장된 게이트 패드(50)와, 데이터 라인(4)으로부터 신장된 데이터패드(60)를 더 구비한다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판(70)은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판(70)은 마스크 공정 수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막트랜지스터 어레이 기판(70)의 제조공정을 단순화하여 제조단가를 줄일 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 마스크 공정수를 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
또한, 본 발명의 다른 목적은 패드의 전식의 방지하여 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과; 상기 데이터라인과 접속된 데이터 패드와; 상기 게이트라인과 접속된 게이트 패드를 구비하며, 상기 게이트 패드 및 데이터 패드는 상기 게이트 절연막 상에 형성된 패드 하부 전극과; 상기 패드 하부 전극을 노출시키는 콘택홀을 가지는 보호막과; 상기 콘택홀 내에 형성되어 상기 패드 하부 전극과 접속되며 양끝단의 두께가 다른 영역의 두께와 다른 패드 상부 전극을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 형성된 게이트라인을 형성하는 단계와; 상기 게이트 라인을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 데이터라인, 상기 게이트라인과 접속된 게이트 패드 하부 전극 및 상기 데이터라인과 접속된 패드 하부 전극을 형성하는 단계와; 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 형성함과 아울러 상기 제1 콘택홀 내에 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극, 상기 제2 콘택홀 내에 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 형성하는 단계를 포함하며, 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 양끝단의 두께가 다른 영역의 두께와 다른 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 2 내지 도 8f를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 2는 본 발명에 따른 액정 표시 패널의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 2 및 도 3에 도시된 박막트랜지스터 어레이 기판은 각 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그 게이트 라인(102) 및 데이터라인(104)과 접속된 박막트랜지스터와, 화소영역에 형성되어 박막트랜지스터와 접속된 화소 전극(122)을 구비한다.
게이트 라인(102)은 게이트 패드(150)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트라인(102)과 콘택부(170)를 통해 접속되며 소스/드레인 금속으로 형성된 게이트 패드 하부 전극(152)과, 보호막(118)을 관통하는 제1 콘택홀(154) 내에 형성되는 게이트 패드 상부 전극(156)을 구비한다. 게이트 패드 하부 전극(152)은 그 하부에 위치하는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴(115)과 중첩되게 형성된다.
콘택부(170)는 보호막(118) 및 게이트 절연막(112)을 관통하여 게이트 라인(102)의 끝단과 게이트 패드 하부 전극(152)의 끝단을 노출시키는 제3 콘택홀(158)과, 그 제3 콘택홀(158)을 통해 게이트 라인(102) 및 게이트 패드 하부 전극(152)을 연결하기 위한 콘택전극(168)을 구비한다. 이러한 콘택부(170)는 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판을 합착하는 데 이용되는 실링재(도시하지 않음) 내부에 형성된다.
데이터 라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터라인(104)으로부터 신장된 데이터 패드 하부 전극(162)과, 보호막(118)을 관통하는 제2 콘택홀(164) 내에 형성되는 데이터 패드 상부 전극(166)으로 구성된다. 데이터 패드 하부 전극(162)은 그 하부에 위치하는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴(115)과 중첩되게 형성된다.
박막트랜지스터는 게이트라인(102)으로부터의 게이트신호에 응답하여 데이터라인(104)으로부터의 데이터신호를 선택적으로 화소 전극(122)에 공급한다. 이를 위해, 박막트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극(108), 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 활성층(114)과 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위한 오믹 접촉층(116)을 구비한다.
화소 전극(122)은 데이터라인(104)과 게이트라인(102)의 교차로 마련된 화소영역에서 보호막(118) 및 게이트 절연막(112)을 관통하는 화소홀(134) 내에 형성되며, 그 화소홀(134)을 통해 노출된 드레인 전극(110)과 측면 접속된다. 그리고, 화소전극(122)은 보호막(118)의 측면까지 형성되며 보호막(118)의 측면에서 위로 갈수록 두께가 감소한다. 이 화소 전극(122)은 박막트랜지스터를 통해 공급된 데이터 신호에 의해 공통전극(도시하지 않음)과 전위차를 발생시킨다. 이 전위차에 의해 액정이 회전하게 되며 액정의 회전 정도에 따라서 광투과량이 결정된다.
이러한 본 발명에 따른 박막트랜지스터 어레이 기판은 게이트 패드(150) 및 데이터 패드(160)의 패드 하부 전극(152,162)을 소스/드레인 금속으로 형성한다. 이러한 패드 하부 전극(152,162)과 콘택홀(154,164)을 통해 접속되는 패드 상부 전극(156,166)은 리프트 오프 공정에 의해 도 3에 도시된 바와 같이 완만한 경사각을 가지는 보호막(118)의 측면을 덮도록 형성된다. 그리고, 패드 상부 전극(156,166)은 보호막(118)의 측면까지 형성되며 보호막(118)의 측면에서 위로 갈수록 두께가 감소한다. 보호막(118)의 측면을 덮도록 형성되는 패드 상부 전극(156,166)은 관련 기술의 리프트 오프 공정에 의해 형성되는 패드 상부 전극(256,266)에 비해 전식이 방지됨과 아울러 신뢰성이 향상된다. 이에 대한 상세한 설명을 도 4a 및 도 4b를 결부하여 상세히 설명하기로 한다.
관련기술의 리프트 오프 공정에 의해 형성되는 게이트 패드 상부 전극(256) 과 데이터 패드 상부 전극(266)은 도 4a 및 도 4b에 도시된 바와 같이 상대적으로 급한 경사각을 가지는 보호막(218) 및/또는 게이트 절연막(212)의 측면 상에 형성되지 못한다. 이는 게이트 패드 상부 전극(256)과 데이터 패드 상부 전극(266)을 이루는 투명 도전막이 급한 경사각을 가지는 보호막(218) 상에 제대로 증착되지 못해 리프트 오프 공정시 보호막(218) 아래에서 포토레지스트패턴과 함께 투명도전막이 뜯겨져 나가기 때문이다. 이로 인해 보호막(218)의 측면 상에 형성되지 못하는 데이터 패드 상부 전극(266)에 의해 데이터 패드 하부 전극(262)이 노출되는 경우가 종종 발생된다. 이 경우, 노출된 데이터 패드 하부 전극(262)으로 수분이 침투되어 데이터 패드 하부 전극(262)이 전식되는 문제점이 있다.
반면에 본원 발명에 따른 게이트 패드 하부 전극(152)과 데이터 패드 하부 전극(162)은 도 3에 도시된 바와 같이 완만한 경사각을 가지는 보호막(118)의 측면을 덮도록 형성되므로 수분 침투가 어려워 패드 하부 전극(152,162)의 전식을 방지할 수 있다.
도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 하부기판(101) 상에 게이트라인(102), 게이트전극(106)을 포함하는 제1 도전패턴군이 형성된다.
하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 이 게이트금속층이 포토리소그래피공정과 식각공정으로 패터닝됨으로써 게이트라인(102) 및 게이트전극(106)을 포함하는 제1 도전패턴군이 형성된다. 게이트 금속층으로는 Al계, Mo계, Cr계, Cu계, Al합금, Mo합금, Cr합금, Cu합금 등 금속의 단일층 또는 다중층 구조가 이용된다.
도 6a 및 도 6b를 참조하면, 제1 도전패턴군이 형성된 하부기판(101) 상에 게이트절연막(112)이 형성되고, 그 위에 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴(115)과; 데이터라인(104), 소스전극(108), 드레인전극(110), 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군이 형성된다.
제1 도전패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Al계, Mo계, Cr계, Cu계, Al합금, Mo합금, Cr합금, Cu합금 등 금속의 단일층 또는 이중층 구조가 이용된다.
그리고, 소스/드레인 금속층 위에 채널부가 다른 소스/드레인패턴부보다 낮은 높이를 가지는 포토레지스트패턴이 형성된다. 이 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 그 소스 전극(108)과 일체화된 드레인 전극(110), 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 불순물이 도핑된 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층 (116)과 활성층(114)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 패턴 및 오믹 접촉층(116)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되고 소스 전극(108)과 드레인 전극(110)은 분리된다.
이어서, 스트립 공정으로 제2 도전패턴군 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 7a 및 도 7b를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 보호막(118)이 형성되고, 화소 전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)을 포함하는 제3 도전 패턴군이 형성된다. 이에 대해서 도 8a 내지 도 8e를 결부하여 상세히 설명하기로 한다.
도 8a에 도시된 바와 같이 제2 도전 패턴군이 형성된 게이트 절연막(112)의 전면에 전면 보호막(118)이 형성된다. 보호막(118)의 재료로는 게이트 절연막(112)과 동일한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 보호막(118) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴(180)이 형성된다.
그 다음, 포토레지스트 패턴(180)을 이용한 건식 식각 공정으로 보호막(118) 및 게이트 절연막(112)이 패터닝된다. 이에 따라, 도 8b와 같이 보호막(118)과 게이트 절연막(112)을 관통하는 화소홀(132) 및 제3 콘택홀(158)이 형성된다. 화소홀(132)은 화소전극(122)이 형성되어질 부분에서 보호막(118) 및 게이트 절연막 (112)을 관통하여 드레인전극(110), 그 아래의 오믹접촉층(116) 및 활성층(114) 각각의 측면을 노출시킨다. 그리고, 제3 콘택홀(158)은 보호막(118) 및 게이트 절연막(112)을 관통하여 게이트 라인(102) 및 게이트 패드 하부 전극(152) 각각의 끝단을 노출시킨다.
이어서, 애싱(Ashing) 공정으로 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162) 상부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(180)이 도 8c에 도시된 바와 같이 제거된 후 게이트 패드 하부 전극(152) 및 데이터 패드 하부 전극(162) 상의 보호막(118)이 일부 남도록 건식 식각된다.
그런 다음, 애싱된 포토레지스트 패턴을 마스크로 보호막(118)이 불산계열의 식각액을 이용한 습식식각공정으로 패터닝됨으로써 도 8d에 도시된 바와 같이 게이트 패드 하부 전극(152)과 데이터 패드 하부 전극(162)을 각각 노출시키는 제1 및 제2 콘택홀(154,164)이 형성된다. 보호막(118)에서 화소홀(132)과 제1 내지 제3 콘택홀(154, 164, 158)이 형성된 부분에서는 보호막(118)의 과식각으로 포토레지스트 패턴(180)의 에지부가 보호막(118)의 에지부 보다 돌출된 형태(미도시)를 갖는다.
여기서, 불산계열의 식각액, 예를 들어 NH4F, HF, BOE(Buffered Oxide Etchant) 등이 이용된다. 특히, BOE는 금속 보다 질화실리콘(SiOx) 등의 무기 절연 물질과의 반응성이 커 보호막(118)만 선택적으로 식각한다. 이러한 BOE에 의해 식각된 보호막(118)은 완만한 경사각을 가지도록 형성된다.
이어서, 도 8e와 같이 상기 포토레지스트 패턴(180)이 존재하는 박막 트랜지스터 기판 상에 투명도전막(182)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 투명도전막(182)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 또는 인듐 주석 아연 산화물(Indium Tin Zinc Oxide : ITZO) 등이 이용된다.
그리고, 리프트-오프 공정으로 포토레지스트 패턴(180)과 그 위의 투명도전막(182)이 함께 제거됨으로써 투명도전막(182)이 패터닝된다. 이에 따라, 도 8f와 같이 화소홀(132)과 제1 내지 제3 컨택홀(154, 164, 158) 각각에 화소 전극(122), 게이트 하부 상부 전극(152), 데이터 하부 상부 전극(162) 및 연결전극(168)을 포함하는 제3 도전패턴군이 형성된다.
이 때, 돌출된 포토레지스트 패턴(180)의 에지부에 의해 그와 보호막(118)의 에지부 사이에서 직진성을 갖고 증착된 투명도전층(182)은 오픈되거나, 상대적으로 얇게 증착되어 스트립퍼가 쉽게 침투할 수 있다. 그 결과, 투명도전층이 덮힌 포토레지스트패턴은 스트립퍼에 의해 보호막(118)으로부터 쉽게 분리된다.
이와 같이, 리프트-오프 공정으로 투명도전층(182)의 불필요한 부분이 포토레지스트 패턴(180)과 함께 제거됨으로써 제3 도전 패턴군은 보호막(118)과 경계를 이루며 형성된다. 구체적으로, 화소 전극(122)은 화소홀(132) 내에 형성되어 노출된 드레인 전극(110)과 측면 접속된다. 게이트 패드 상부 전극(156) 각각은 제1 콘택홀(154) 내에 형성되어 게이트 패드 하부 전극(152)과 접속된다. 그리고, 데이터 패드 상부 전극(166)은 제2 콘택홀(164) 내에 형성되어 데이터 패드 하부 전극 (162)과 측면 접속된다. 이러한 화소전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)은 보호막(118)의 측면까지 형성되며 보호막(118)의 측면에서 위로 갈수록 두께가 감소한다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 게이트 패드 및 데이터 패드를 동일 금속으로 동일 구조로 형성된다. 그리고, 게이트 패드 및 데이터 패드의 하부 전극을 노출시키는 콘택홀이 완만한 경사각을 가지도록 형성한다. 이에 따라, 게이트 패드 및 데이터 패드의 상부 전극이 그 하부 전극과 보호막 상에 형성되므로 패드 전극의 전식을 방지할 수 있어 선결함이 방지된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 리프트-오프 공정을 적용함으로써 마스크 공정을 절감할 수 있게 된다. 이에 따라, 본 발명은 3마스크 공정으로 박막 트랜지스터 기판을 제조할 수 있게 되므로 공정을 단순화하여 제조 원가를 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 기판 상에 형성된 게이트라인과;
    상기 게이트라인과 게이트 절연막을 사이에 두고 교차하는 데이터라인과;
    상기 데이터라인과 접속된 데이터 패드와;
    상기 게이트라인과 접속된 게이트 패드를 구비하며,
    상기 게이트 패드 및 데이터 패드는
    상기 게이트 절연막 상에 형성된 패드 하부 전극과;
    상기 패드 하부 전극을 노출시키는 콘택홀을 가지는 보호막과;
    상기 콘택홀 내에 형성되어 상기 패드 하부 전극과 접속되며 양끝단의 두께가 다른 영역의 두께와 다른 패드 상부 전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 패드 상부 전극은 상기 보호막의 측면까지 형성되며 보호막의 측면에서 위로 갈수록 두께가 감소하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 게이트라인과 상기 게이트 패드의 패드 하부 전극을 접속시키기 위한 콘택부를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 콘택부는
    상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트라인의 끝단과 상기 게이트 패드 하부 전극의 끝단을 노출시키는 제2 콘택홀과;
    상기 제2 콘택홀 내에 형성되어 상기 게이트 라인 및 상기 게이트 패드 하부 전극을 연결시키는 콘택전극을 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 3 항에 있어서,
    상기 콘택부는 상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 합착시키는 실링재 내부에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 1 항에 있어서,
    상기 게이트라인 및 상기 데이터라인과 접속된 박막트랜지스터와;
    상기 보호막을 관통하는 화소홀과;
    상기 화소홀 내에 보호막의 측면까지 형성되어 보호막의 측면에서 위로 갈수록 두께가 감소하며 상기 박막트랜지스터의 드레인전극과 접속되는 화소전극을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 기판 상에 형성된 게이트라인을 형성하는 단계와;
    상기 게이트 라인을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 데이터라인, 상기 게이트라인과 접속된 게이트 패드 하부 전극 및 상기 데이터라인과 접속된 패드 하부 전극을 형성하는 단계와;
    상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 노출시키는 제1 및 제2 콘택홀을 가지는 보호막을 형성함과 아울러 상기 제1 콘택홀 내에 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극, 상기 제2 콘택홀 내에 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 형성하는 단계를 포함하며,
    상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극은 양끝단의 두께가 다른 영역의 두께와 다른 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 패드 상부 전극은 상기 보호막의 측면까지 형성되며 보호막의 측면에서 위로 갈수록 두께가 감소하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 게이트라인과 상기 게이트 패드의 패드 하부 전극을 접속시키기 위한 콘택부를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 콘택부를 형성하는 단계는
    상기 게이트 절연막 및 상기 보호막을 관통하여 상기 게이트라인의 끝단과 상기 게이트 패드 하부 전극의 끝단을 노출시키는 제2 콘택홀을 형성하는 단계와;
    상기 제2 콘택홀 내에 상기 게이트 라인 및 상기 게이트 패드 하부 전극을 연결시키는 콘택전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 7 항에 있어서,
    상기 게이트라인 및 상기 데이터라인과 접속된 박막트랜지스터를 형성하는 단계와;
    상기 보호막을 관통하는 화소홀을 형성하는 단계와;
    상기 화소홀 내에 상기 박막트랜지스터의 드레인전극과 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 7 항에 있어서,
    상기 제1 및 제2 콘택홀을 가지는 보호막, 게이트 패드 하부 전극 및 데이터 패드 하부 전극을 형성하는 단계는
    상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 단차진 포토레지스트패턴을 형성하는 단계와;
    상기 보호막의 에지부보다 상기 포토레지스트 패턴의 에지부가 더 돌출되도록 상기 보호막을 식각하여 제1 및 제2 콘택홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 덮도록 투명도전막을 형성하는 단계와;
    상기 투명 도전막이 잔존하는 포토레지스트 패턴을 제거하여 상기 게이트 패드 상부 전극 및 데이터 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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