KR20060070717A - 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터의양극 전도성을 이용한 소자 - Google Patents
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Abstract
쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터(SB-MOSFET)의 양극 전도성을 이용한 소자 및 소자 동작 방법을 제시한다. 본 발명에 따르면, 실리콘 채널 영역, 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인, 및 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되는 게이트를 포함하는 SB-MOSFET 구조에서, 게이트에 양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가하여 소자를 동작시킴으로써, 정공 전류 및 전자 전류의 두 가지 드레인 전류 상태와 전류가 흐르지 않는 전류 상태의 세 가지 상태를 하나의 SB-MOSFET에 구현할 수 있다. 이에 따라, 이러한 SB-MOSFET를 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리 소자 등과 같은 소자로서 이용할 수 있다.
SBTT, 쇼키 장벽, 정공 전류, 전자 전류, 금속실리사이드
Description
도 1은 본 발명의 실시예에 의한 N형 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET) 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 의한 N형 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET) 소자의 양극 전도성의 동작 원리를 설명하기 위해서 개략적으로 도시한 밴드 다이어그램(band diagram)들이다.
도 3a 및 도 3b는 본 발명의 실시예에 의한 N형 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET) 소자의 게이트 전압의 변화에 따른 드레인 전류 특성을 설명하기 위해서 개략적으로 도시한 그래프(graph)들이다.
도 4a 및 도 4b는 본 발명의 실시예에 의한 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터의 양극 전도성을 이용한 다단 메모리 소자를 설명하기 위해서 개략적으로 도시한 도면들이다.
도 5a 및 도 5b는 본 발명의 실시예에 의한 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터의 양극 전도성을 이용한 다단 논리 소자를 설명하기 위해서 개략적으로 도시한 도면들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET: Schottky Barrier Metal-Oxide-Semiconductor Field Effect Transistor)의 양극 전도성(ambipolar transport)을 이용한 소자에 관한 것이다.
최근의 반도체 소자를 제조하는 기술은, 100 nm급 이하의 단채널(short channel)을 가지는 트랜지스터를 제조하기에 이르고 있다. 이에 따라, 소자의 크기가 줄어듦에 따른 문제들이 제기되고 있는 데, 이러한 문제들은 대부분 종래에는 제기되지 않았던 새로운 문제들이다. 예컨대, 보다 축소된 작은 게이트(gate) 길이를 가지는 트랜지스터 소자를 제조하기 위하여, 게이트 축소에 필수적으로 수반하여 발생되는 단채널 효과를 억제하는 방법의 개발이 요구되고 있다.
소자의 크기가 미세화 됨에 따라 기존에 단순한 전기적인 물리 법칙을 따르던 소자의 특성이, 단채널 효과의 특성이 여러 가지 새로운 물리 현상에 기인되어 복잡한 특성을 보이게 된다. 이와 같이 기존의 구조를 계속 축소시켜 나가는 탑-다운(top-down) 방식은 소자 축소에 한계점을 드러내고 있다. 따라서, 최근 들어 탄소나노튜브(CNT: Carbon NanoTube), 분자 트랜지스터, 단전자(single electron) 트랜지스터, 스핀트로닉(spintronic) 소자 등 새로운 개념의 전자 소자들이 속속 등장하고 있다.
그럼에도 불구하고, 이러한 새로운 개념의 전자 소자들의 가장 큰 문제점은, 아직 연구 단계에서 제시되는 수준으로 기존의 발달한 실리콘(Si) 공정 기술의 혜택을 상대적으로 적게 누릴 수밖에 없다는 것이다. 그러므로, 기존의 발달한 실리콘 공정 기술의 혜택을 누리면서 기존의 MOSFET의 단채널 효과를 극복하는 소자로서, 최근 쇼키 장벽 터널 트랜지스터(SBTT: Schottky Barrier Tunnel Transistor) 또는 쇼키 장벽 MOSFET(SB-MOSFET)이 제시되고 있다.
SB-MOSFET은 소스/드레인(source/drain)을 기존의 p형 또는 n형으로 도핑(doping)된 실리콘층을 사용하는 대신, 금속(metal) 또는 금속실리사이드(metal silicide)로 형성시켜, 소스-채널(source-channel) 간 그리고 채널-드레인(channel-drain) 간에 금속-실리콘 접합(metal-silicon junction)에 의한 쇼키 장벽이 형성되도록 하는 새로운 개념의 소자이다.
쇼키 접합에 의한 쇼키 다이오드(Schottky diode)는 20 세기 중반부터 많이 연구되고 있다. 1970년 초에 스제(Sze)에 의해 MOSFET으로의 응용이 처음 제안된 이후, 1980년대부터 금속실리사이드의 활발한 연구와 함께 MOSFET 구조로 실제 실현되고 있다. 현재의 MOSFET 정도의 특성을 내기 시작한 것은 1990년대 후반부터이며, 2000년대 들어서는 게이트 길이 50nm 이하의 단채널 SB-MOSFET이 제작되고 있다. 이와 함께 SB-MOSFET 동작 원리에 대한 양자역학적 이론 연구도 많이 병행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET)의 새로운 특성을 이용하여 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리(multi-bit logic) 소자와 같은 전자 소자를 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 관점은, 실리콘 채널 영역; 상기 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인; 및 상기 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되되, 양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가되되, 상기 게이트 전압이 음(-)의 문턱 전압과 양(+)의 문턱 전압 사이로 인가될 때 상기 채널이 오프(off) 상태가 되고, 상기 게이트 전압이 음(-)의 문턱 전압 보다 작거나 양(+)의 문턱 전압보다 클 때 각각 상기 채널이 제1온(on) 상태 및 제2온 상태가 되게, 상기 게이트 전압이 인가되는 게이트를 포함하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 제시한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 관점은, 실리콘 채널 영역; 상기 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인; 상기 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되되, 양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가되되, 상기 게이트 전압이 음(-)의 문턱 전압과 양(+)의 문턱 전압 사이로 인가될 때 상기 채널이 오프(off) 상태가 되고, 상기 게이트 전압이 음(-)의 문턱 전압 보다 작거나 양(+)의 문턱 전압보다 클 때 각각 상기 채널이 제1온(on) 상태 및 제2온 상태가 되게, 상기 게이트 전압이 인가되는 게이트; 및 상기 소스에 전기적으로 연결되되 상기 게이트 전압의 극성에 따라 서로 다른 전하량들이 축전되는 커패시터를 포함하여 구성될 수 있는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 이용한 다단 메모리 소자를 제시한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 관점은, 실리콘 채널 영역; 상기 채널 영역의 어느 한 단에 접촉하게 금속층을 포함하여 형성된 소스; 상기 소스에 대향되게 상기 채널 영역의 다른 한 단에 접촉하게 금속층을 포함하여 형성되되 바이어스 전압이 인가된 드레인; 상기 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되되, 양(+), 0 또는 음(-)의 게이트 전압이 입력 전압으로 선택적으로 인가되되, 상기 게이트 전압이 음(-)의 문턱 전압과 양(+)의 문턱 전압 사이로 인가될 때 상기 채널이 오프(off) 상태가 되고, 상기 게이트 전압이 음(-)의 문턱 전압 보다 작거나 양(+)의 문턱 전압보다 클 때 각각 상기 채널이 제1온(on) 상태 및 제2온 상태가 되게, 상기 게이트 전압이 입력 전압으로 인가된 게이트; 및 상기 드레인에 전기적으로 연결되어 상기 게이트 전압의 극성에 따라 상기 드레인에 전기적으로 연결되어 검출되는 출력 전압이 전압 강하에 의해 달라지게 상기 바이어스 전압을 상기 드레인에 인가하는 저항을 포함하여 구성될 수 있는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 이용한 다단 논리 소자 또는 전압 극성 센서 소자를 제시한다.
여기서, 상기 소스 및 드레인은 상기 금속층으로 금속 실리사이드층을 포함하여 형성된 것일 수 있다.
상기 채널 영역은 무도핑 또는 P형으로 도핑된 것일 수 있다.
상기 채널 영역은 무도핑 또는 N형으로 도핑된 것일 수 있다.
상기 음(-) 및 양(+)의 문턱 전압들 중 어느 하나는 상기 소스와 상기 채널 영역 간의 전자에 대한 쇼키 장벽의 높이에 의존하여 설정되고, 다른 하나는 상기 드레인과 상기 채널 영역 간의 정공에 대한 쇼키 장벽의 높이에 의존하여 설정되는 것일 수 있다.
상기 채널의 제1온(on) 상태 및 제2온 상태 각각에서 서로 다른 캐리어(carrier)가 상기 소스로부터 상기 드레인 쪽으로 이동될 수 있다.
상기 채널의 제1온(on) 상태 및 제2온 상태 각각에서 상기 소스로부터 상기 드레인 쪽으로 흐르는 드레인 전류의 값은 서로 다를 수 있다.
상기 채널의 제1온(on) 상태 및 제2온 상태에서 각각 검출되는 상기 드레인 전류들 중 어느 하나는 상기 드레인으로부터 상기 소스 쪽으로 이동하는 정공 흐름에 의해 형성되고 다른 하나는 상기 소스로부터 상기 드레인 쪽으로 이동하는 전자 흐름에 의해 형성된 것일 수 있다.
상기 채널의 제1온(on) 상태 및 제2온 상태일 때 상기 드레인에는 양(+) 전압 또는 음(-)의 전압이 인가되고, 상기 게이트 전압은 상기 드레인 전압과 동일한 극성이거나 또는 반대 극성으로 인가되어 상기 제1온 상태 및 상기 제2온 상태가 제어될 수 있다.
본 발명에 따르면, 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET)의 새로운 특성을 이용하여 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리(multi-bit logic) 소자와 같은 전자 소자를 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET)가 본 발명의 발명자가 임의로 양극 전도성(ambipolar transport property)이라 명명한 동작 원리를 구현할 수 있음을 제시한다. 예컨대, SB-MOSFET의 게이트와 드레인에 아무런 전압을 걸지 않은 상태에서는, SB-MOSFET에서의 전류 흐름이 0이 된다. 그리고, 게이트와 드레인에 각각 양(+)의 전압을 걸면 예컨대 N형 SB-MOSFET에서는 소스에서 드레인으로 전자가 흐르게 된다. 그런데, 게이트에 음(-)의 전압을 걸고 드레인에 양(+)의 전압을 걸면, 전형적인 N형 MOSFET과는 달리 N형 SB-MOSFET에서는 드레인에 있는 정공(hole)들이 얇아진 쇼키 장벽을 터널링(tunneling)해서 소스 쪽으로 흐르게 된다.
이러한 동작 현상은 본 발명의 발명자가 발견 및 개발한 것으로, 본 발명에서 제안하는 양극 전도성(ambipolar transport)이며, 기존의 MOSFET에는 발견되지 않은 새로운 특성이다. 이러한 현상을 양극 전도성이라고 이름 붙인 이유는, 게이트가 양(+)의 전압이 인가된 상태일 때는 전자가 흐르고, 게이트가 음(-)의 전압이 인가된 상태일 때는 정공이 흐르기 때문이다. 이러한 현상은 아직 알려져 있지 않 아 본 발명의 발명자들이 새로이 양극 전도성으로 명명한다.
본 발명에서 제시하는 양극 전도성은 SB-MOSFET에만 존재하는 새로운 특성으로 고찰되는 데, 기존 MOSFET으로는 불가능한 기능과 고집적도를 가능케 해줄 수 있을 것으로 예측되는 새로운 기능이다. 예를 들어, 이러한 양극 전도성을 이용하면, 다단 메모리(multi-bit memory) 소자의 경우 메모리 용량을 같은 집적도에서 적어도 두 배정도 증가시킬 수 있을 것으로 예측된다. 또한, 한 개 또는 두 개의 트랜지스터만으로도 다단 전류(multi-bit current) 또는 다단 전압(multi-bit voltage)을 필요로 하는 논리 회로를 보다 손쉽게 구성할 수 있을 것으로 예측된다. 따라서, 본 발명은 향후 정보 통신 산업에 큰 파급 효과를 가져올 수 있을 것으로 예측된다.
도 1은 본 발명의 실시예에 의한 N형 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET) 소자를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 비록 N형 SB-MOSFET 소자를 본 발명의 실시예에서 예로 들어 기술하지만 P형 SB-MOSFET 소자에 대해서도 본 발명의 실시예에서 제시하는 논리 또는/및 설명은 동일하게 적용할 수 있다. 따라서, 아래에 기술하는 본 발명의 실시예에 대한 설명은 N형 SB-MOSFET 소자에만 국한되는 것으로 이해되어서는 안된다.
본 발명의 실시예에 의한 N형 SB-MOSFET 소자는 실리콘 기판(100) 상에 구현될 수 있다. 이때, 실리콘 기판(100)은 SOI(Silicon On Insulator) 기판으로 구성될 수도 있다. 실리콘 기판(100)은 실리콘 채널(101)을 제공하는 역할을 하며, 실 리콘 채널(101)은 소자가 온(on) 상태 시 전류가 흐르는 통로의 역할을 한다. 채널(101)은 N형 SB-MOSFET 소자의 경우 무도핑이거나 P형 불순물로 도핑될 수도 있다. 또한, 채널(101)은 P형 SB-MOSFET 소자의 경우 무도핑이거나 N형 불순물로 도핑될 수도 있다.
실리콘 채널(101) 상에는 게이트 유전층(200)이 형성된다. 게이트 유전층(200)은 실리콘산화물층(SiO2)을 포함하여 많이 사용되고 있으나, 실리콘산화물층으로 국한되지는 않는다. 게이트 유전층(200) 상에는 게이트(300)가 채널(101) 상에 중첩되게 형성된다. 게이트(300)는 도전성 폴리실리콘(polysilicon)을 포함하여 형성될 수 있으나, 금속층을 포함하여 형성될 수도 있다.
게이트(300)의 측부에 측면절연층(400)이 스페이서(spacer) 형태로 형성된다. 측면절연층(400)은 실리콘산화물층을 포함하여 형성될 수 있으나, 또한, 실리콘질화물(SiNx)과 같은 다른 유전체가 사용될 수도 있다. 게이트(300)에 인근하되 채널(101) 양측으로 소스(500) 및 드레인(600)이 형성된다. 이들 소스(500) 및 드레인(600)은 일반적인 MOSFET과는 달리 반드시 금속을 포함하여 형성된다. 통상 공정의 편리성으로 금속실리사이드(metal silicide)를 사용하는데, 이는 금속을 증착 후 고온 열처리를 하면 금속과 실리콘이 반응하여 금속실리사이드를 형성하게 된다. 이러한 실리사이드 공정은 공정 과정이 비교적 간편하고 계면 특성도 상당히 좋아 많이 사용되고 있다.
이와 같이 구성된 SB-MOSFET은 본 발명의 실시예에서 제시하는 바와 같이 양 극 전도성을 나타낼 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 의한 N형 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET) 소자의 양극 전도성의 동작 원리를 설명하기 위해서 개략적으로 도시한 밴드 다이어그램(band diagram)들이다.
도 2a 내지 도 2c에서 참조부호 700은 소스(500)의 전도대(conduction band)에 있는 전자들을 의미하고, 참조부호 800은 드레인(600)의 가전자대(valence band)에 있는 정공들을 의미하는 것으로 이해될 수 있다. 또한, 참조부호 900은 소스/드레인(500, 600)을 이루는 금속실리사이드의 전도대와 실리콘 채널(101)의 전도대 사이에 형성된 쇼키 장벽의 높이(φbn)를 나타내고, 참조부호 950은 금속실리사이드의 가전자대와 실리콘 채널(101)의 가전자대 사이에 형성된 쇼키 장벽의 높이(φbp)를 나타내는 것으로 이해될 수 있다. 이때, φbn 은 전자에 대한, 그리고 φbp 는 정공에 대한 쇼키 장벽 높이라고 이해될 수 있다.
일반적으로 일함수의 차이에 의해 금속과 실리콘은 페르미 준위(Fermi level)가 다른데, 이러한 금속과 실리콘을 접합하게 되면 페르미 준위가 같아지려는 성질 때문에 금속과 실리콘 사이에 장벽이 생기게 된다. 이를 쇼키 장벽이라고 하는데, 본 발명의 실시예에서 설명하고 있는 N형 SB-MOSFET은 φbn이 φbp 보다 더 작아야 한다. 따라서, 어븀실리사이드(ErSix)와 같은 희토류 계열의 금속의 실리사이드가 적절할 수 있으나, 이에 한정되지는 않는다.
도 2a 내지 도 2c에서 보인 실리콘 채널(101)의 도핑 형태(doping type)는 P형 도핑 또는 무도핑이어야 하며 도핑 농도에는 크게 상관없다. 만약 N형 도핑일 경우에는 이미 채널(101)의 전도대가 페르미 준위까지 내려가 있게 되기 때문에, 게이트 전압을 걸지 않아도 전자의 전도가 일어나므로 본 발명의 실시예에서 의도하는 동작이 이루어지지 않는다. 그러므로, N형 SB-MOSFET의 경우 채널(101)의 도핑은 반드시 P형 도핑 또는 무도핑일 수 있다. 마찬가지 이유로 해서 P형 SB-MOSFET의 경우엔 채널의 도핑은 반드시 N형 도핑 또는 무도핑일 수 있다.
도 2a는 게이트(도 1의 300)와 드레인(도 1의 600)에 아무런 전압이 걸리지 않을 때의 밴드의 모양을 묘사하고 있다. 이때는 전자와 정공 모두 쇼키 장벽을 통과하지 못하므로 소자에서의 전류의 흐름이 0이 되게 된다.
도 2b는 게이트(300)와 드레인(600)에 각각 양(+) 전압이 걸린 경우의 밴드 모양을 묘사하고 있다. 도 2b를 참조하면 소스(500)에서 드레인(600)으로 전자(700)가 흐르는, 마치 전형적인 N형 MOSFET 소자에서의 동작과 같은 동작이 이루어진다. 이 경우 전도대의 쇼키 장벽은 전자가 양자역학적인 터널링을 하기에 적당할 정도로 이미 얇아져서 더 이상 장벽 역할을 하지 못하게 된다.
도 2c는 도 2b의 상태에서 게이트(300)의 전압만 양(+)에서 음(-)으로 바꾸어 줄 때의 상황을 보여준다. 이때는 드레인(600)에 있는 정공(800)들이 얇아진 드레인(600) 쪽 쇼키 장벽을 터널링해서 소스 쪽으로 흐르게 된다. 이러한 동작은 본 발명의 실시예에서 제시하는 양극 전도성(ambipolar transport)으로 기존의 MOSFET에서는 이루이지 않은 새로운 특성이다. 이러한 현상을 양극 전도성이라고 이름 붙 인 이유는 게이트(300)가 양(+)의 전압 상태일 때는 전자(700)가 흐르고 게이트(300)가 음(-)의 전압 상태일 때는 정공(800)이 흐르기 때문이다. 이러한 특성은 아직 학계에 알려져 있지 않아 본 발명의 발명자들이 임의로 명명하고 있다.
도 3a 및 도 3b는 본 발명의 실시예에 의한 N형 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터(SB-MOSFET) 소자의 게이트 전압의 변화에 따른 드레인 전류 특성을 설명하기 위해서 개략적으로 도시한 그래프(graph)들이다.
도 3a 및 도 3b를 참조하면, 도 3a는 로그 스케일(log scale)이고 도 3b는 선형 스케일이다. 도 3a 및 도 3b에 제시된 바와 같이 드레인 전류(31, 33)는 게이트 전압이 양(Vin)이나 음(-Vin)이냐에 따라 방향은 같지만 크기의 차이가 남을 알 수 있다. 이렇게 게이트 전압에 따라 드레인 전류(31, 33)가 크기 차이가 나는 이유는, 쇼키 장벽의 높이가 소스쪽 높이(φbn)와 드레인쪽 높이(φbp)에서 각각 다르기 때문이다. 즉, 드레인쪽 높이(φbp)가 소스쪽 높이(φbn) 보다 더 크기 때문에 정공의 흐름에 의한 드레인 전류(31)가 전자의 흐름에 의한 드레인 전류(33) 보다 작게 된다.
그러므로, 적절한 금속 또는 금속실리사이드를 선택하면 도 3a 및 도 3b의 정공 흐름에 의한 드레인 전류(31)와 전자 흐름에 의한 드레인 전류(33)의 양을 적절한 비율로 조절할 수 있게 된다. 도 3b에 제시된 바에 따르면, 게이트 전압이 음(-Vin) 그리고 양(Vin)이 걸렸을 때의 정공 흐름에 의한 드레인 전류(31), 즉, 정공 전류가 전자 흐름에 의한 드레인 전류(33), 즉, 전자전류의 대략 20% 정도가 된다. 그럼에도 불구하고, 이러한 비율은 다른 금속 또는 다른 금속실리사이드를 선택함에 따라 변화될 수 있다.
이러한 전류의 다단 특성에 의해 기존의 0, 1이 아닌 0, 1, 2 라는 3단계의 논리 소자나 메모리 소자를 가능하게 한다. 도 3b에서 전류가 흐르기 시작하는 전압을 문턱전압이라고 할 수 있는 데, 음의 전압 쪽 문턱전압(34)과 양의 전압쪽 문턱 전압(35)이 존재하게 된다. 그 사이의 전압 구간(32)에서는 전류가 흐르지 않게 된다.
도 4a는 본 발명의 실시예에 의한 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터의 양극 전도성을 이용한 다단 메모리 소자를 설명하기 위해서 개략적으로 도시한 회로도이다. 도 4b는 도 4a의 다단 메모리 소자의 동작을 설명하기 위해서 개략적으로 도시한 신호 그래프이다.
도 4a를 참조하면, 본 발명의 실시예에 의한 N형 SB-MOSFET(300, 500, 600)와 커패시터(C: 40)를 직렬로 연결하면 비교적 간단히 메모리 소자를 구성할 수 있다. 이때, 게이트(300)에 인가되는 게이트 전압(Vgate)이 양이나 음이냐에 따라서 커패시터(40)에 충전되는 전하량이 달라지게 된다. 따라서, 이러한 메모리 소자를 읽기 동작(reading)할 때 0, 1, 2의 서로 다른 상태의 전압들을 읽을 수 있게 된다.
도 4b는 이러한 사항들을 좀 더 자세히 나타낸 신호 그래프인데, 게이트 전압이 -Vin 에서 Vin 까지 걸렸을 때 커패시터(40)에 걸리는 전하량(Q)의 변화를 나타낸 것이다. 그래프에서 쓰기(write)는 드레인(600)에 인가되는 드레인 전압 Vdrain이 양의 전압으로 걸렸을 때 C(40)에 Q가 충전되는 것에 해당되고, 읽기는 Vdrain이 0V일 때 C(40)에 충전되어 있던 전하량 Q가 드레인(600) 쪽으로 방전되면서 드레인(600)으로 흐르는 전류를 읽는 메모리 소자의 동작을 나타내고 있다.
구체적으로, 도 4b의 I 영역은 게이트 전압이 양이므로 Q2가 C(40)에 충전되고, III 영역은 게이트 전압이 음이므로 Q1이 C(40)에 충전되고, V 영역은 게이트 전압이 0V이므로 C(40)에 0 쿨롱(coulomb)이 충전된다. 그러므로, II, IV, VI 영역에서 읽기를 수행할 때는 각각 다른 전류(I2, I1, 0)를 검출되게 되므로, 다단 메모리로서 동작하게 되는 것이다.
도 5a는 본 발명의 실시예에 의한 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지스터의 양극 전도성을 이용한 다단 논리 소자를 설명하기 위해서 개략적으로 도시한 회로도이다. 도 5b는 도 5a의 다단 논리 소자의 동작을 설명하기 위해서 개략적으로 도시한 신호 그래프이다.
도 5a 및 도 5b를 참조하면, 본 발명의 실시예에 의한 N형 SB-MOSFET(300, 500, 600)과 저항(70)을 연결하여 다단 논리 소자 또는 전압 극성 센서 소자로서 기능하는 소자를 구성할 수 있다. 여기서, 게이트 전압은 입력 전압(Vin)이고 바이어스(bias) 전압 Vdd가 저항(70)을 통해서 드레인(600)에 걸리게 된다.
예컨대, 게이트 전압이 0V로 걸리게 되면 드레인 전류가 흐르지 않으므로, 저항(70)에 의한 전압 강하가 0V이게 된다. 그러므로, Vdd가 고스란히 드레인(600) 에 걸리게 되어 출력 전압 Vout 은 Vdd가 된다.
예컨대, 게이트 전압이 양으로 걸리게 되면 많은 전자 전류가 흐르게 되어 저항(70)에 의한 전압 강하가 크게 되므로 드레인(600)에는 최소한의 전압이 걸리게 된다. 즉, 이때 Vout은 실질적으로 거의 0V에 해당된다.
그리고, 예컨대, 게이트 전압이 음으로 걸리게 되면 이때는 정공 전류가 상대적으로 적게 흐르게 되어 저항(70)에 의한 전압강하가 적게 발생하므로 드레인(600)에는 V1 정도에 해당하는 전압이 유지되게 된다.
이와 같이, Vout만 측정하면 게이트 전압의 상태, 예컨대, 양이나 음이나 또는 O인 상태를 알 수 있게 된다. 따라서, 전압 극성 센서 소자로서 기능할 수 있게 되고, 또한 일반적인 아날로그-디지털(analog-digital) 회로에서 다단 논리 소자로서의 기능을 수행할 수 있게 된다.
본 발명의 실시예에서는 이러한 두 가지 소자로서 응용될 수 있는 경우를 예시하고 있으나, 본 발명의 실시예에서 제시하는 SB-MOSFET의 양극 전도성이라는 기능을 이용하여, 다른 수많은 소자나 회로가 구성될 수 있을 것으로 예측된다. 그러므로, 본 발명은 제시된 두 가지 실시예들에만 국한되는 것으로 이해되어서는 안되며, SB-MOSFET 소자에서 양극 전도성 기능을 이용하여 변형되거나 구성될 아날로그 및 디지털 회로에 적용될 수 있을 것으로 해석되는 것이 바람직하다.
상술한 본 발명에 따르면, 쇼키 장벽 금속-산화물-반도체 전계 효과 트랜지 스터(SB-MOSFET)의 새로운 특성을 이용하여 다단 메모리(multi-bit memory) 소자 또는/ 및 다단 논리(multi-bit logic) 소자와 같은 소자 및 이러한 소자를 동작시키는 방법을 제시할 수 있다. 이러한 본 발명은 메모리 용량 및 논리 회로의 집적도를 적어도 두 배 이상 올릴 수 있어 점점 더 고집적화 및 기능화되고 있는 SOC(System On Chip) 소자의 개발에 크게 응용될 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Claims (13)
- 실리콘 채널 영역;상기 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인; 및상기 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되되양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가되되상기 게이트 전압이 음(-)의 문턱 전압과 양(+)의 문턱 전압 사이로 인가될 때 상기 채널이 오프(off) 상태가 되고상기 게이트 전압이 음(-)의 문턱 전압 보다 작거나 양(+)의 문턱 전압보다 클 때 각각 상기 채널이 제1온(on) 상태 및 제2온 상태가 되게상기 게이트 전압이 인가되는 게이트를 포함하는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인은 상기 금속층으로 금속 실리사이드층을 포함하여 형성된 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 채널 영역은 무도핑 또는 P형으로 도핑된 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 채널 영역은 무도핑 또는 N형으로 도핑된 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 음(-) 및 양(+)의 문턱 전압들 중 어느 하나는 상기 소스와 상기 채널 영역 간의 전자에 대한 쇼키 장벽의 높이에 의존하여 설정되고다른 하나는 상기 드레인과 상기 채널 영역 간의 정공에 대한 쇼키 장벽의 높이에 의존하여 설정되는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 채널의 제1온(on) 상태 및 제2온 상태 각각에서 서로 다른 캐리어(carrier)가 상기 채널을 통해 이동되는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 채널의 제1온(on) 상태 및 제2온 상태 각각에서 상기 소스로부터 상기 드레인쪽으로 흐르는 드레인 전류의 값은 서로 다른 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제7항에 있어서,상기 채널의 제1온(on) 상태 및 제2온 상태에서 각각 검출되는 상기 드레인 전류들 중 어느 하나는 상기 드레인으로부터 상기 소스쪽으로 이동하는 정공 흐름에 의해 형성되고 다른 하나는 상기 소스로부터 상기 드레인쪽으로 이동하는 전자 흐름에 의해 형성된 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서,상기 채널의 제1온(on) 상태 및 제2온 상태일 때 상기 드레인에는 양(+) 전압 또는 음(-)의 전압이 인가되고,상기 게이트 전압은 상기 드레인 전압과 동일한 극성이거나 또는 반대 극성으로 인가되어 상기 제1온 상태 및 상기 제2온 상태가 제어되는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터.
- 실리콘 채널 영역;상기 채널 영역 양단에 접촉하게 금속층을 포함하여 형성된 소스 및 드레인;상기 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되되양(+), 0 또는 음(-)의 게이트 전압이 선택적으로 인가되되상기 게이트 전압이 음(-)의 문턱 전압과 양(+)의 문턱 전압 사이로 인가될 때 상기 채널이 오프(off) 상태가 되고상기 게이트 전압이 음(-)의 문턱 전압 보다 작거나 양(+)의 문턱 전압보다 클 때 각각 상기 채널이 제1온(on) 상태 및 제2온 상태가 되게상기 게이트 전압이 인가되는 게이트; 및상기 소스에 전기적으로 연결되되 상기 게이트 전압의 극성에 따라 서로 다른 전하량들이 축전되는 커패시터를 포함하는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 이용한 다단 메모리 소자.
- 실리콘 채널 영역;상기 음(-) 및 양(+)의 문턱 전압들 중 어느 하나는 상기 소스와 상기 채널 영역 간의 전자에 대한 쇼키 장벽의 높이에 의존하여 설정되고다른 하나는 상기 드레인과 상기 채널 영역 간의 정공에 대한 쇼키 장벽의 높이에 의존하여 설정되는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 이용한 다단 메모리 소자.
- 실리콘 채널 영역;상기 채널 영역의 어느 한 단에 접촉하게 금속층을 포함하여 형성된 소스;상기 소스에 대향되게 상기 채널 영역의 다른 한 단에 접촉하게 금속층을 포함하여 형성되되 바이어스 전압이 인가된 드레인;상기 채널 영역 상에 게이트 유전층을 계면에 수반하여 중첩되되양(+), 0 또는 음(-)의 게이트 전압이 입력 전압으로 선택적으로 인가되되상기 게이트 전압이 음(-)의 문턱 전압과 양(+)의 문턱 전압 사이로 인가될 때 상기 채널이 오프(off) 상태가 되고상기 게이트 전압이 음(-)의 문턱 전압 보다 작거나 양(+)의 문턱 전압보다 클 때 각각 상기 채널이 제1온(on) 상태 및 제2온 상태가 되게상기 게이트 전압이 입력 전압으로 인가된 게이트; 및상기 드레인에 전기적으로 연결되어 상기 게이트 전압의 극성에 따라 상기 드레인에 전기적으로 연결되어 검출되는 출력 전압이 전압 강하에 의해 달라지게 상기 바이어스 전압을 상기 드레인에 인가하는 저항을 포함하는 것을 특징으로 하 는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 이용한 다단 논리 소자.
- 제12항에 있어서,상기 음(-) 및 양(+)의 문턱 전압들 중 어느 하나는 상기 소스와 상기 채널 영역 간의 전자에 대한 쇼키 장벽의 높이에 의존하여 설정되고다른 하나는 상기 드레인과 상기 채널 영역 간의 정공에 대한 쇼키 장벽의 높이에 의존하여 설정되는 것을 특징으로 하는 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터를 이용한 다단 논리 소자.
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