KR20060067444A - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 돔(dome) 형상의 액티브를 갖는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 방법은, 실리콘 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 상에 게이트 산화막을 형성하는 단계; 상기 소자분리막의 일부분과 이에 인접한 액티브 영역의 게이트 산화막 및 기판을 식각하여 액티브 영역에 단차를 형성하는 단계; 상기 액티브 영역에 인접한 소자분리막 부분을 일부 식각하는 단계; 상기 기판 결과물을 어닐링하여 액티브 영역과 소자분리막의 경계지역 및 게이트 형성지역의 기판 부분이 라운드지도록 만드는 단계; 및 상기 기판 결과물 상에 게이트 및 소오스/드레인 영역을 형성하는 단계;를 포함한다.The present invention relates to a method of manufacturing a semiconductor device having a dome-shaped active. The method includes forming a device isolation film defining an active region in a silicon substrate; Forming a gate oxide film on the substrate on which the device isolation film is formed; Etching a portion of the device isolation layer and the gate oxide layer and the substrate in the active region to form a step in the active region; Etching a portion of the device isolation layer adjacent to the active region; Annealing the substrate resultant to round the substrate portion of the boundary region between the active region and the device isolation layer and the gate formation region; And forming gate and source / drain regions on the substrate product.
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11: 기판 12: 소자분리막11: substrate 12: device isolation film
13: 게이트 산화막13: gate oxide
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 돔(dome) 형상의 액티브를 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a dome-shaped active.
최근 Sub-100㎚ 이하로 소자가 축소됨에 따라 셀 지역의 문턱전압 마진(margin) 및 누설 전류 증가로 인해 리프레쉬(refresh) 시간이 감소하고 있는 바, 소자 특성의 확보에 어려움을 겪고 있다. 이에, 기존의 평면형 게이트에서 액티브 영역을 리세스하여 형성키는 STAR(STep-gated Assymetry Recess) 게이트가 소자의 축소에 따른 리프레쉬 특성 저하를 극복하기 위한 가장 이상적인 구조로 판단되고 있다. Recently, as the device shrinks to less than Sub-100nm, the refresh time is reduced due to an increase in the threshold voltage margin and leakage current in the cell region, which makes it difficult to secure device characteristics. Accordingly, a star-gated assembly recess (STAR) gate, which is formed by recessing an active region in a conventional planar gate, is considered to be an ideal structure to overcome the deterioration of refresh characteristics due to the shrinking of the device.
이러한 STAR 게이트는 액티브 영역의 양단을 리세스하여 단차진 형태의 액티브를 형성시키고 이러한 단차진 액티브 영역에 게이트를 형성시켜 유효채널길이를 증가시킨 구조이다. 이것은 리프레쉬 특성에 핵심인 접합 누설을 획기적으로 개선 가능한 구조이고 채널 길이 증가를 통해 셀 문턱전압 마진 확보가 가능하다.The STAR gate has a structure in which the effective channel length is increased by recessing both ends of the active region to form a stepped active and forming a gate in the stepped active region. It is a structure that can significantly improve junction leakage, which is the key to refresh characteristics, and secure cell threshold voltage margin by increasing channel length.
그런데, 액티브 양단 리세스 식각시에 필드 산화막 손상이 발생하거나 필드산화막과 액티브 지역의 경계에서 액티브 영역이 필드산화막 영역보다 먼저 식각된다. 이로 인해, 필드산화막과 액티브 영역 경계에서 혼(horn)이 유발되어 문턱전압 감소 및 GOI 특성 열화현상이 초래된다. However, field oxide damage occurs during the active etching of both ends of the recess, or the active region is etched earlier than the field oxide region at the boundary between the field oxide layer and the active region. As a result, a horn is induced at the boundary between the field oxide layer and the active region, resulting in a decrease in threshold voltage and degradation of GOI characteristics.
한편, 0.90㎛급 이하의 STAR 게이트를 갖는 셀에서는 스토리지 노드 콘택 영역 감소 및 액티브 폭 감소로 인해 tWR(Write recovery time) 특성 저하가 나타나고 있다. 이 때문에 T-형 소자분리막 적용가능성이 검토되고 있지만, 이는 매립 마진 확보문제가 아직 해결되지 않은 상황이다.Meanwhile, in a cell having a STAR gate of 0.90 μm or less, a decrease in write recovery time (tWR) is exhibited due to a decrease in the storage node contact area and a decrease in active width. For this reason, the applicability of the T-type isolation film is being examined, but the problem of securing the filling gap has not been solved yet.
따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 혼 발생 및 tWR 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent horn generation and tWR characteristics deterioration.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 실리콘 기판 내에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 상에 게이트 산화막을 형성하는 단계; 상기 소자분리막의 일부분과 이에 인접한 액 티브 영역의 게이트 산화막 및 기판을 식각하여 액티브 영역에 단차를 형성하는 단계; 상기 액티브 영역에 인접한 소자분리막 부분을 일부 식각하는 단계; 상기 기판 결과물을 어닐링하여 액티브 영역과 소자분리막의 경계지역 및 게이트 형성지역의 기판 부분이 라운드지도록 만드는 단계; 및 상기 기판 결과물 상에 게이트 및 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법이 제공된다.In order to achieve the above object, in accordance with an aspect of the present invention, forming a device isolation film defining an active region in a silicon substrate; Forming a gate oxide film on the substrate on which the device isolation film is formed; Etching a portion of the device isolation layer and the gate oxide layer and the substrate in the active region to form a step in the active region; Etching a portion of the device isolation layer adjacent to the active region; Annealing the substrate resultant to round the substrate portion of the boundary region between the active region and the device isolation layer and the gate formation region; And forming a gate and a source / drain region on the substrate resultant.
상기 액티브 영역에 인접한 소자분리막 부분을 일부 식각하는 단계는 1차로 50:1 HF 용액을 사용하여 10∼20초간 수행하고, 2차로 SC-1 용액을 사용하여 9∼11분간 수행한다.The etching of the portion of the device isolation layer adjacent to the active region is performed for 10 to 20 seconds using a 50: 1 HF solution first, and 9 to 11 minutes using an SC-1 solution.
상기 기판 결과물을 어닐링하여 액티브 영역과 소자분리막의 경계지역 및 게이트 형성지역의 기판 부분이 라운드지도록 만드는 단계는 900∼1000℃의 온도 및 수소 분위기에서 수행한다.The annealing of the substrate resultant to round the substrate portions of the boundary region of the active region and the device isolation layer and the gate formation region is performed at a temperature of 900 to 1000 ° C. and a hydrogen atmosphere.
(실시예)(Example)
이하, 첨부한 도면을 참고하여 본 발명의 바림직한 실시예를 상술하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a를 참조하면, 실리콘 기판(11) 상에 50∼150Å 두께로 패드산화막을 형성한 후, 상기 패드산화막 상에 500∼700Å 두께로 패드질화막을 형성한다. 그런 다음, 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 상기 노출된 기판 부분을 식각하여 2000∼3000Å 깊이의 트렌치를 형성한다. 이어서, 상기 트렌치가 완전히 매립되도록 상기 결과물 상에 매립산화막을 형성하고, 상기 매립산화막을 패드질화막이 드러날 때까지 CMP 하여 소자분리막(12)을 형성한다. 그리고나서, 잔류된 패드질화막과 패드산화막을 제거한다.Referring to FIG. 1A, a pad oxide film is formed on the
도 1b를 참조하면, 소자분리막(12)이 형성된 기판(11) 상에 50∼100Å 두께로 게이트 산화막(13)을 형성한다. 여기서, 소자분리막(12) 형성 후에 패드산화막을 제거하지 않고 잔류시켜 게이트 산화막으로 사용할 수 있다.Referring to FIG. 1B, a
도 1c를 참조하면, 공지의 공정에 따라 소자분리막(12)의 일부분과 이에 인접한 액티브 영역의 게이트 산화막(13) 및 기판(11)을 식각하여 액티브 영역에 단차를 형성한다.Referring to FIG. 1C, a portion of the
도 1d를 참조하면, 상기 기판 결과물에 대해 습식 세정을 수행한다. 상기 습식세정은 1차로 50:1 HF 용액을 사용하여 10∼20초간 수행하고, 2차로 SC-1 용액을 사용하여 9∼11분간 수행한다. 바람직하게는 50:1 HF 용액을 사용하여 15초간, SC-1 용액을 사용하여 10분간 수행한다. 습식세정을 수행하여 액티브 영역에 인접한 소자분리막 부분을 추가로 식각해주고, 이를 통해, 소자분리막(12)을 액티브 영역보다 깊게 리세스시켜 준다. 이렇게 함으로써, 소자분리막(12)이 액티브 영역의 에지부분을 덮는 혼(horn)의 발생을 방지할 수 있다.Referring to FIG. 1D, wet cleaning of the substrate result is performed. The wet cleaning is first performed for 10 to 20 seconds using a 50: 1 HF solution, and secondly for 9 to 11 minutes using an SC-1 solution. Preferably it is carried out for 15 seconds using a 50: 1 HF solution, 10 minutes using an SC-1 solution. By performing wet cleaning, the device isolation layer portion adjacent to the active region is additionally etched, thereby recessing the
도 1e를 참조하면, 상기 기판 결과물을 어닐링하여 액티브 영역과 소자분리막의 경계지역 및 게이트 형성지역의 기판 부분이 라운드지도록 만든다. 이때, 어닐링은 900∼1000℃의 온도 및 수소 분위기에서 수행한다.Referring to FIG. 1E, the substrate product is annealed so that the substrate portion of the boundary region of the active region and the device isolation layer and the gate formation region are rounded. At this time, the annealing is carried out at a temperature of 900 ~ 1000 ℃ and hydrogen atmosphere.
여기서, 수소 어닐링을 실시하면, Si 이동현상이 유발되어 상대적으로 높은 포탠셜 에너지를 갖는 에지 영역의 Si가 에너지를 낮추기 위해 다른 부분으로 이동 함으로써, 돔 형상의 액티브 프로파일이 형성된다. 따라서, 액티브 영역과 필드영역의 경계부분에서 혼이 형성되지 않으므로, 문턱전압 감소 및 tWR 특성 저하 등의 문제를 해결할 수 있다.Here, when hydrogen annealing is performed, the Si movement phenomenon is induced, so that the Si of the edge region having a relatively high potential energy moves to another portion to lower the energy, thereby forming a dome-shaped active profile. Therefore, since a horn is not formed at the boundary between the active region and the field region, problems such as a decrease in the threshold voltage and a decrease in the tWR characteristic can be solved.
이후, 도시하지는 않았으나, 기판 결과물 상에 게이트 및 소오스/드레인 영역을 형성한 후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.Subsequently, although not shown, the gate and source / drain regions are formed on the substrate resultant, and then a series of known subsequent processes are sequentially performed to complete the manufacture of the semiconductor device according to the present invention.
이상에서와 같이, 본 발명은, 액티브 영역에 인접한 소자분리막 부분을 추가로 식각해주고, 액티브 영역을 수소 어닐링하여 돔 형상의 액티브 프로파일을 형성함으로써, 액티브 영역과 필드 영역의 경계부분에서 혼이 형성되는 것을 방지할 수 있다. As described above, according to the present invention, a horn is formed at the boundary between the active region and the field region by further etching the portion of the device isolation layer adjacent to the active region, and hydrogen annealing the active region to form a dome-shaped active profile. Can be prevented.
또한, 본 발명은 혼의 발생을 방지함으로써 문턱전압 감소 및 tWR 특성 저하 등의 문제를 해결할 수 있다.In addition, the present invention can solve the problems such as reducing the threshold voltage and tWR characteristics by preventing the generation of horn.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 고안의 정신이나 분야를 일탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 벽화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the present invention has been illustrated and described with reference to certain preferred embodiments, the invention is not limited thereto and the invention may be practiced without departing from the spirit or scope of the invention as defined by the following claims. One of ordinary skill in the art will appreciate that various modifications and murals can be made.
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Cited By (2)
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| KR100843244B1 (en) * | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
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2004
- 2004-12-15 KR KR1020040106225A patent/KR20060067444A/en not_active Application Discontinuation
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