KR20060061745A - 상전이 나노입자들을 포함하는 상전이 물질층을 구비하는상전이 메모리 소자 및 그 제조방법 - Google Patents

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KR20060061745A
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Abstract

상전이 나노입자들을 포함하는 상전이 물질층을 구비하는 상전이 메모리 소자 및 그 제조방법이 개시된다. 본 발명에 따르면, 상호 대향 배치되는 제 1 전극 및 제 2 전극, 상기 제 1 전극과 제 2 전극 사이에 개재되는 것으로 상전이 나노입자들을 포함하는 상전이 물질층 및 상기 제 1 전극에 전기적으로 연결되는 트랜지스터를 구비하는 상전이 메모리 소자 및 그 제조방법이 제공된다.

Description

상전이 나노입자들을 포함하는 상전이 물질층을 구비하는 상전이 메모리 소자 및 그 제조방법{Phase change memory device having phase change material layer involving phase change nano particles and fabrication method of the same}
도 1은 상전이 메모리 소자의 동작 방법을 보여주는 그래프이다.
도 2는 종래의 상전이 메모리 소자의 구조를 보여주는 개략적인 단면도이다.
도 3은 본 발명에 따른 상전이 메모리 소자의 구조를 보여주는 개략적인 단면도이다.
도 4는 본 발명에 따른 상전이 메모리 소자에서의 리셋전류의 예측치를 보여주는 그래프이다.
도 5a 내지 도 5e는 실시예2에서 각각 100℃, 200℃, 300℃, 400℃ 및 500℃의 온도에서 열처리된 상전이 나노입자들의 SEM 사진을 보여준다.
도 6a 및 도 6b는 각각 EDX 분석용 Ge2Sb2Te5 나노입자의 SEM 사진과 상기 나노입자의 EDX 분석결과 그래프이다.
도 7은 열처리 온도에 따른 Ge2Sb2Te5 나노입자의 화학조성비 변화를 보여주는 그래프이다.
도 8a 내지 도 8c는 본 발명에 따른 상전이 메모리 소자의 제조방법을 보여주는 공정흐름도이다.
도 9는 I-V(current-voltage) 특성의 측정을 위해 실험예1에서 제조된 본 발명에 따른 상전이 메모리 소자의 개략적 단면도이다.
도 10은 도 9의 상전이 메모리 소자를 리셋시키기 위하여 실제로 이용한 전압과 전류펄스의 모양을 보여주는 그래프이다.
도 11은 도 9의 상전이 메모리 소자의 I-V(current-voltage) 특성을 측정한 결과그래프이다.
< 도면의 주요부분에 대한 부호의 설명 >
30:트랜지스터 40:제 1 전극
46:상전이 물질층 48:제 2 전극
본 발명은 상전이 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전력소모가 작고, 전류-전압 특성이 향상된 상전이 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자들은 전원 공급이 중단되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 메모리 소자 및 비휘발성 메모리 소자로 나눌 수 있다. 휘발성 메모리 소자들의 대표적인 것은 DRAM 소자들 및 SRAM 소자들이며, 비휘발성 메모리 소자들의 대표적인 것은 플래쉬 메모리 소자들이다. 이와 같은 전형적인 메모리 소자들은 저장된 전하의 유무에 따라 논리 "0" 또는 논리 "1"을 나타낸다. 휘발성 메모리 소자인 DRAM은, 주기적인 리프레쉬 동작이 필요하기 때문에, 높은 전하 저장능력이 요구되며, 이로 인해 커패시터 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만, 커패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다. 한편, 통상적인 플래쉬 메모리 셀들은 반도체 기판에 차례로 적층된 게이트 절연막, 부유게이트, 유전체막 및 제어게이트로 구성된 게이트 패턴을 갖는다. 플래쉬 메모리 셀에 데이터를 기록 또는 소거하는 원리는 상기 게이트 절연막을 통하여 전하들을 터널링 시키는 방법을 사용한다. 이 때, 전원전압에 비하여 높은 동작전압이 요구된다. 이로 인하여, 상기 플래쉬 메모리 소자들은 기록동작 및 소거동작에 필요한 전압을 형성하기 위하여 승압회로가 요구된다.
따라서, 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 메모리 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상전이 메모리 소자이다. 상전이 메모리 소자는 상전이 물질을 이용한다. 상전이 물질에 제공되는 전류의 크기(즉, 주울 열)에 따라서, 상전이 물질은 비정질 상태 또는 결정질 상태에 있게 되며, 각각의 상태에서 전기전도도의 차이를 가진다.
도 1은 상전이 메모리 소자의 동작 방법을 보여주는 그래프이다. 상기 그래프에서, 상전이 메모리 셀에 데이터를 기억 및 소거시키는 방법이 설명될 수 있다. 여기서, 가로축은 시간(T)을 나타내고, 세로축은 상전이 물질막에 가해지는 온도 (Temperature; 단위℃)를 나타낸다.
도 1을 참조하면, 상전이 물질막을 용융온도(melting temperture; Tm) 보다 높은 온도에서 짧은 시간(T1) 동안 가열한 후에, 빠른 속도로 냉각(quenching)시키면, 상전이 물질막은 비정질 상태(amorphous state)로 변한다(제1곡선). 이에 반하여, 상전이 물질막을 용융온도(Tm) 보다 낮고 결정화 온도(crystallization temperture; Tc) 보다 높은 온도에서 T1시간 보다 긴 T2시간 동안 가열(annealing)한 후에 서서히 냉각시키면, 상전이 물질막은 결정 상태(crystalline state)로 변한다(제2곡선). 비정질 상태를 갖는 상전이 물질막의 비저항은 결정질 상태를 갖는 상전이 물질막의 비저항 보다 높다. 따라서, 읽기 모드에서 상기 상변화 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상전이 메모리 셀에 저장된 정보가 논리 "1"인지 또는 논리 "0"인지를 판별(discriminate) 할 수 있다. 상기 상전이 물질막으로는 칼코게나이드 물질이 널리 사용된다. 칼코게나이드 물질 중에서 상전이 메모리에서 널리 사용하는 물질은 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)을 함유하는 화합물막(compound material layer; 이하 'GST막'이라 함)이다.
도 2는 종래의 상전이 메모리 소자의 구조를 보여주는 개략적인 단면도이다.
도 2를 참조하면, 종래의 상전이 메모리 소자는 하부 도전막(10)과 상부 도전막(18), 상기 두 도전막(10, 18) 사이에 개재되는 박막 형태의 상전이 물질막(16) 및 상기 하부 도전막(10)과 상전이 물질막(16)을 전기적으로 연결하는 콘택부(14)를 포함한다. 상기 하부 도전막(10) 및 콘택부(14)의 측면은 절연막(12)내에 매립되어 있으며, 상기 콘택부(14)의 접촉면(20)과 상기 상전이 물질막(16)이 전기적으로 연결된다. 또한, 상기 하부 도전막(10)에는 트랜지스터(5)가 전기적으로 연결되어 있으며, 상기 트랜지스터(5)를 통하여 상기 상하부 도전막(10, 18) 및 그 사이에 개재되는 상전이 물질막(16)에 전류가 유입되거나, 상부 도전막(18)을 통하여 유입된 전류가 상전이 물질막(16), 콘택부(14), 하부 도전막(10), 및 트랜지스터(5)를 거쳐 흐를 수 있다.
이와 같은 상전이 메모리 소자에서, 상기 하부 도전막(10) 및 상부 도전막 (18) 사이에 전류가 흐르면, 상기 콘택부(14)와 접촉면(20)을 통하여 상기 상전이 물질막(16)에 전류가 유입되며, 전류에 의한 주울열에 따라, 상기 접촉면(20) 주위의 상전이 물질의 결정 상태가 변한다. 상전이 물질의 결정 상태를 변화시키기 위해서 필요한 전류의 세기는 상기 접촉면(20)의 면적이 작을수록 작아진다. 그러나, 종래 박막 형태의 상전이 물질막(16)을 구비하는 상변화 메모리 소자에서, 상기 접촉면(20)의 면적을 줄이는 상변화 메모리 소자의 구조에는 한계가 있었으며, 보다 작은 전류밀도로 상기 상전이 물질의 결정 상태를 변화시키기 위하여 개선된 상변화 메모리 소자의 구조의 개발이 요구되었다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 전력소모가 작고, 전류-전압 특성이 향상된 상전이 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명에 따르면,
상호 대향 배치되는 제 1 전극 및 제 2 전극;
상기 제 1 전극과 제 2 전극 사이에 개재되는 것으로 상전이 나노입자들을 포함하는 상전이 물질층; 및
상기 제 1 전극에 전기적으로 연결되는 트랜지스터;를 구비하는 상전이 메모리 소자가 제공된다.
여기에서, 상기 상전이 나노입자는 S, Se, Te, As, Sb, Ge, Sn, Ga, In 및 Ag으로 이루어지는 그룹에서 선택되는 하나 이상의 물질을 포함하는 화합물이며, 상기 나노입자의 직경은 1 내지 100nm의 범위에 있다. 바람직하게, 상기 상전이 메모리 소자는 상기 나노입자들 사이의 공극에 소정물질이 더 채워진 구조를 가진다. 상기 소정물질은 절연물질, 예를 들어 SiO2 또는 Si3N4 이다
또한 본 발명에 따르면,
트랜지스터를 준비하는 단계;
상기 트랜지스터에 전기적으로 연결되는 제 1 전극을 준비하는 단계;
상기 제 1 전극 상에 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계; 및
상기 상전이 물질층 상에 제 2 전극을 준비하는 단계;를 포함하는 상전이 메모리 소자의 제조방법이 제공된다.
여기에서, 상기 상전이 나노입자는 S, Se, Te, As, Sb, Ge, Sn, Ga, In 및 Ag으로 이루어지는 그룹에서 선택되는 하나 이상의 물질을 포함하는 화합물이며, 상기 나노입자의 직경은 1 내지 100nm의 범위에 있다.
바람직하게, 상기 제 1 전극 상에 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계;는
상전이 나노입자들을 준비하는 단계; 및
상기 제 1 전극 상에 상기 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계;를 포함한다.
상기 상전이 나노입자들은 레이저 어블레이션, 스퍼터링, 화학적 기상 증착, 침전 및 일렉트로 스프레이 등의 방법 중 하나의 방법으로 제조될 수도 있으며 바람직하게는 레이저 어블레이션 방법을 통해 제조하는 것이 좋다.
상기 나노입자들을 준비하는 단계 후에 나노입자의 크기를 크고 균일하게 만들기 위해서 준비된 나노입자에 열처리를 추가로 할 수 있다. 바람직한 열처리 온도는 약 100~650℃이다. 100℃이하에서는 열처리의 효과가 없으며 650℃이상의 온도에서는 형성된 상전이 나노파티클이 녹게 되므로 바람직하지 않다. 또한 보다 바람직한 열처리 온도는 200~300℃이다.
이와 같이 준비된 상전이 나노입자들은 열영동 방법 혹은 전기영동 방법 등을 통해서 상기 제1 전극상에 증착될 수 있으며, 상기 상전이 나노입자는 하나 이상의 층으로 증착될 수 있다.
바람직하게는, 상기 제 1 전극 상에 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계;에서 상기 나노입자들 사이의 공극을 채우는 소정물질을 공급할 수 있으며 상기 소정물질로 절연물질을 사용할 수 있다. 절연물질로 사용되는 재료는 특별히 제한되지 않으며 SiO2 또는 Si3N4 등이 사용될 수 있다.
또한, 상기 상전이 물질층의 상전이 나노입자들의 물성을 조절하기 위해서 준비된 나노입자에 질소(nitrogen), 실리콘 등을 도핑처리 할 수 있다.
이상과 같이 제조된 본 발명의 상전이 메모리 소자는 도 3에 도시된 바와 같다. 도 3을 참조하면, 본 발명에 따른 상전이 메모리 소자는 상호 대향 배치되는 제 1 전극(40) 및 제 2 전극(48), 상기 두 전극(40, 48) 사이에 개재되는 상전이 물질층(46) 및 상기 제 1 전극(40)에 전기적으로 연결되는 트랜지스터(30)을 구비한다. 여기에서, 상기 제 1 전극(40) 및 제 2 전극(48)은 도전체 재료로 형성된 것이다. 여기에서, 상기 제 1 전극(40)은 그 위에 작은 콘택사이즈를 가지는 저항성 히터(resistive heater)(미도시)를 더 포함할 수 있으며, 이러한 상전이 메모리 소자의 전극구조는 이미 공지된 기술이므로 이에 대한 상세한 설명은 생략하기로 한다.
본 발명에 따른 상전이 메모리 소자에서, 상기 트랜지스터(30)　또는　제　１ 전극（４0）을 통하여 상기 상전이 메모리 소자에 전류가 유입되어 상기 제 1 전극(40) 및 제 2 전극(48) 사이에 전류가 흐르면, 전류의 세기의 차이(즉, 주울 열)에 따라, 상기 제 1 전극(40) 및 제 2 전극(48) 사이에 개재된 상전이 물질층(46)의 결정 상태가 변한다. 구체적으로 설명하면, 상전이 물질층(46)에 제공되는 전류의 크기정도와　전류를　흘려주는　시간에 따라서, 상전이 물질층(46)은 비정 질 상태 또는 결정질 상태에 있게 되며, 각각의 상태에서 전기전도도의 차이가 생긴다. 비정질 상태를 갖는 상전이 물질층(46)의 비저항은 결정질 상태를 갖는 상전이 물질층(46)의 비저항 보다 높다. 따라서, 읽기 모드에서 상기 상변화 물질층(46)을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상전이 메모리 소자에 저장된 정보가 논리 "1"인지 또는 논리 "0"인지를 판별(discriminate) 할 수 있다.
본 발명에서, 상기 상전이 물질층(46)은 상전이 나노입자들을 포함하여 형성되며, 이와 같은 본 발명의 특징은 종래 상전이 메모리 소자에서 박막 형태의 상전이 물질막이 채택되었던 것과 비교될 수 있다. 상전이 물질층(46)이 상전이 나노입자들을 포함하여 형성될 경우, 결정상에서 비정질상으로의 상전이에 필요한 전류(Ireset)의 크기는 종래 박막 형태의 상전이 물질의 상전이에 필요한 전류(Ireset)의 크기에 비해 작으며, 이를 도 4에 나타내었다.
도 4는 본 발명에 따른 상전이 메모리 소자에서의 리셋전류의 예측치를 보여주는 그래프이다. 여기에서, 종래 박막형태의 상전이 물질막을 구비한 상전이 메모리 소자의 리셋전류가 함께 비교되었다. 여기에서, 상기 상전이 물질층의 크기, 즉 폭과 두께는 각각 0.5㎛ 및 0.1㎛ 이었으며, 하부전극 및 상부전극의 폭은 각각 50nm 및 0.5㎛ 이었다. 상기 그래프에서 나타나듯이, 본 발명에 따른 상전이 메모리 소자에서 상전이 나노입자들을 포함하는 상전이 물질층의 상전이에 필요한 리셋전류(Ireset)는 수 ㎂로 종래 박막 형태의 상전이 물질막을 구비하는 상전이 메모리 소자의 상전이에 필요한 리셋전류(Ireset)인 0.5~2mA 보다 현저히 감소하였음을 알 수 있다.
따라서, 본 발명에 따른 상전이 메모리 소자에서 소자의 동작전류 및 전력소모가 종래 박막 형태의 상전이 물질막을 구비하는 상전이 메모리 소자에서 보다 크게 감소한다. 또한, 상전이 물질층(46)이 상전이 나노입자들을 포함하여 형성됨으로써, 동작전류가　감소하여　보다　작은　크기의　트랜지스터의　채용이　가능하다．따라서，상전이 메모리 소자의 부피가 줄어들며, 상전이 메모리 소자의 고집적화가 기대될 수 있다. 또한, 상기 상전이 물질층(46)을 이루는 나노입자들의 크기 및 조성 제어가 용이하여, 상기 상전이 물질층(46)의 특성이 용이하게 제어될 수 있으며, 상기 나노입자들의 표면처리를 통하여 상기 상전이 물질층(46)의 새로운 특성이 기대될 수 있다.
이하, 본 발명의 실시예에 따른 상전이 메모리 소자의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
실시예1: 상전이 나노입자의 제조
상전이 물질층(46)의 상전이 나노입자는 레이저 어블레이션 방법을 이용하여 제조하였다. 보다 구체적으로는 193nm의 파장을 가지는 ArF 엑시머 레이저를 사용하였으며, 레이저 펄스의 주파수는 5Hz, 펄스의 폭은 30 나노초이다. Ge2SB2Te5 물질을 레이저 어블레이션의 타겟으로 사용하였다. 레이저 어블레이션은 아르곤 분위기에서 0.1~5 Torr의 압력에서 이루어졌으며, 레이저의 에너지 밀도는 평방센티미 터당 2~5J을 사용하여 평균 크기 10~30nm의 상전이 나노입자를 제조하였다.
실시예2: 열처리에 따른 상전이 나노입자들의 물성변화
실시예1의 방법으로 제조된 상전이 나노입자들을 100~650℃의 온도 범위에서 열처리 하였으며 그 결과를 도 5a 내지 도 5e에 나타내었다.
각각의 열처리 온도에 따라, 나노입자들의 물리적 또는 화학적 특성이 변화될 수 있으며, 이와 같은 나노입자들의 특성은 상전이 물질층(46)의 특성에 영향을 미칠 수 있다.
도 6a 및 도 6b는 각각 EDX 분석용 Ge2Sb2Te5 나노입자의 SEM 사진과 상기 나노입자의 EDX 분석결과 그래프이다. 여기에서, 도 6a의 1영역은 EDX 분석영역이다.
도 7은 열처리 온도에 따른 Ge2Sb2Te5 나노입자의 화학조성비 변화를 보여주는 그래프이다. 상기 도 7을 참조하면, 나노입자의 열처리 온도는 각각 100, 200, 및 300℃ 이었다. 여기에서, 각각의 열처리 온도에 따른 화학조성의 의존성(dependence of chemical composition)이 관찰되었다. 예를 들어, 100℃에서 Ge원자와 Sb원자들의 조성이 상대적으로 부족하였으나, 더 높은 열처리 온도에서 나노입자들의 화학조성이 화화양론화(stoichiometric)될 수 있었다. 특히, 200℃에서 나노입자들이 가장 화학양론적인 Ge2Sb2Te5 상(phase)을 가지는 것으로 관찰되었다. 따라서, 200℃의 열처리 온도에서 가장 우수한 화학양론 및 결정상(crystalline)의 Ge2Sb2Te5 나노입자를 얻을 수 있다는 것을 알 수 있다.
실시예3: 본 발명의 상전이 메모리 소자의 제조
도 8a 내지 도 8c는 본 발명에 따른 상전이 메모리 소자의 제조방법을 보여주는 공정흐름도이다. 여기에서, 동일한 부재에 대해서는 동일한 참조번호를 그대로 사용하여 설명하기로 한다.
도 8a 내지 도 8c를 참조하면, 먼저 트랜지스터(30) 및 상기 트랜지스터(30)에 전기적으로 연결되는 제 1 전극(40)을 준비한다. 여기에서, 상기 제 1 전극(40)은 그 위에 작은 콘택사이즈를 가지는 저항성 히터(resistive heater)(미도시)를 더 포함할 수 있으며, 이러한 상전이 메모리 소자의 전극구조는 이미 공지된 기술이므로 이에 대한 상세한 설명은 생략하기로 한다. 그 다음에 상기 실시예1 혹은 실시예2의 방법으로 상전이 나노입자를 준비한다. 그 다음에, 열영동 방법(기판과 열영동 장치 상부사이의 온도차 200℃)을 이용하여 상기 상전이 나노입자들을 제 1 전극(40) 위에 증착시켜 상전이 물질층(46)을 형성한다. 그리고나서, 상기 상전이 물질층(46) 위에 제 2 전극(48)을 형성한다. 여기에서, 상기 제 1 전극(40) 및 제 2 전극(48)은 도전체 재료로 형성된 것이다. 이와 같은 공정을 통하여, 본 발명에 따른 상전이 메모리 소자를 얻을 수 있다.
실험예1: 본 발명의 상전이 메모리 소자와 종래 상전이 메모리 소자의 효과비교
도 9는 I-V(current-voltage) 특성의 측정을 위해 실험예1에서 제조된 본 발명에 따른 상전이 메모리 소자의 개략적 단면도이다.
먼저, 실시예1의 레이져 어블레이션 방법으로 상전이 나노입자를 제조하되 압력조건을 2Torr로 하고 레이저의 에너지 밀도는 평방센티미터당 2.5J을 사용하여 평균 크기 10nm의 상전이 나노입자를 제조하였고, 상기 제조된 나노입자를 200℃에서 열처리 하였다. 그 다음에, 실시예3의 방법으로 본 발명의 상전이 메모리 소자를 제조하였다. 구체적으로 설명하면, Si 기판 위에 상변화물질 (Ge2Sb2Te5) 나노입자를 50nm 정도의 두께로 증착하고, 그 위에 300마이크로미터의 직경을 가지는 Al 전극을 형성하였다. 상기 Al 전극과 Si 기판 사이에 전류를 흘리면서 상변화에 따른 I-V 특성을 관찰하였다.
도 10은 도 9의 상전이 메모리 소자를 리셋시키기 위하여 실제로 이용한 전압과 전류펄스의 모양을 보여주는 그래프이다. 여기서 리셋은 상변화물질을 결정상태(저항이 낮은 상태)에서 비정질상태(저항이 높은 상태)로 바꾸는 것을 말한다. 도 6은 50ns 동안 1V 크기의 전압 펄스를 가했을 때, 흐르는 전류의 모양을 측정한 것이다. 여기에서, 흐르는 전류의 크기는 평균 0.3mA, 최대 0.8mA 정도임을 알 수 있다. 종래 하부 전극의 크기가 50nm 정도인 64Mb PRAM에서 리셋에 필요한 전류가 0.5 ~ 1.5 mA 정도임을 감안하면, 본 발명에 따른 상전이 메모리 소자에 의할 경우 훨씬 넓은 면적의 전극에서 오히려 적은 전류로 리셋이 가능하다는 것을 알 수 있다.
도 11은 도 9의 상전이 메모리 소자의 I-V(current-voltage) 특성을 측정한 결과그래프이다. 도 9의 상전이 메모리 소자에 도 10의 그래프에서 보여준 펄스를 가하여 리셋이 되면, 상전이 물질층은 저항이 높은 상태가 된다(그래프에서 Reset state로 표시). 저항이 높은 상태에서 전류를 점점 많이 흘리면, 온도가 높아지면 서 비정질상태에서 결정상태로 상변화가 일어난다(Set). Set이 된 상태에서 전류의 크기를 줄이면 낮은 저항을 가지면서 전류가 감소한다(그래프에서 Set state로 표시). 전류를 0으로 줄인 후, 다시 리셋펄스를 가하여 비정질 상태로 만들고 I-V 특성을 반복적으로 측정하였다. 상기 그래프에서 반복적으로 리셋-셋(Reset-Set)이 안정적으로 일어나는 것을 보여준다.
본 발명에 따르면, 두 전극 사이에 상전이 나노입자들을 포함하는 상전이 물질층이 구비된 상전이 메모리 소자 및 그 제조방법이 제공된다. 상전이 나노입자들이 적층되어 형성된 상전이 물질층이 결정상에서 비정질상으로의 상전이에 필요한 전류(Ireset)의 크기는 종래 박막 형태의 상전이 물질의 상전이에 필요한 전류(Ireset)의 크기 보다 더 작다. 따라서, 본 발명에 따른 상전이 메모리 소자에서 소자의 동작전류 및 전력소모가 종래 박막 형태의 상전이 물질막을 구비하는 상전이 메모리 소자에서 보다 크게 감소한다.
또한, 상기 상전이 물질층을 이루는 상전이 나노입자들의 크기 및 조성 제어가 용이하여, 상기 상전이 물질층의 특성이 용이하게 제어될 수 있으며, 상기 나노입자들의 표면처리를 통하여 상기 상전이 물질층의 새로운 특성이 기대될 수 있다.
또한, 상기 상전이 메모리 소자의 상전이 물질층을 상전이 나노입자들로 형성함으로써, 동작전류가　감소하여　보다　작은　크기의　트랜지스터의　채용이　가능하다．따라서，부피를 줄여 소자의 고집적화를 기대할 수 있고, 재현성의 개선 에도 기여할 수 있다.
본 발명에 따른 상전이 메모리 소자 및 그 제조방법은 차세대 반도체 메모리 소자의 제조에 적용될 수 있다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (23)

  1. 상호 대향 배치되는 제 1 전극 및 제 2 전극;
    상기 제 1 전극과 제 2 전극 사이에 개재되는 것으로 상전이 나노입자들을 포함하는 상전이 물질층; 및
    상기 제 1 전극에 전기적으로 연결되는 트랜지스터;를 구비하는 것을 특징으로 하는 상전이 메모리 소자.
  2. 제 1 항에 있어서,
    상기 상전이 나노입자는 S, Se, Te, As, Sb, Ge, Sn, Ga, In 및 Ag으로 이루어지는 그룹에서 선택되는 하나 이상의 물질을 포함하는 화합물인 것을 특징으로 하는 상전이 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 나노입자의 직경은 1 내지 100nm의 범위에 있는 것을 특징으로 하는 상전이 메모리 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 나노입자들 사이의 공극에 소정물질이 더 채워진 것을 특징으로 하는 상전이 메모리 소자.
  5. 제 4 항에 있어서,
    상기 소정물질은 절연물질인 것을 특징으로 하는 상전이 메모리 소자.
  6. 제 5 항에 있어서,
    상기 절연물질은 SiO2 또는 Si3N4인 것을 특징으로 하는 상전이 메모리 소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 상전이 물질층의 상전이 나노물질은 도핑물질로 도핑된 것을 특징으로 하는 상전이 메모리 소자.
  8. 제 7항에 있어서,
    상기 도핑물질은 질소 및 실리콘 중의 적어도 어느 하나인 것을 특징으로 하는 상전이 메모리 소자.
  9. 트랜지스터를 준비하는 단계;
    상기 트랜지스터에 전기적으로 연결되는 제 1 전극을 준비하는 단계;
    상기 제 1 전극 상에 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계; 및
    상기 상전이 물질층 상에 제 2 전극을 준비하는 단계;를 포함하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 상전이 물질은 S, Se, Te, As, Sb, Ge, Sn, Ga, In 및 Ag으로 이루어지는 그룹에서 선택되는 하나 이상의 물질을 포함하는 화합물인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 나노입자의 직경은 1 내지 100nm의 범위에 있는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  12. 제 9항 또는 제 10항에 있어서,
    상기 상전이 나노입자들은 레이져 어블레이션, 스퍼터링, 화학적 기상 증착, 침전 및 일렉트로 스프레이 등의 제조방법 중에서 선택하여 제조되는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  13. 제 12 항 에 있어서,
    상기 상전이 나노입자들은 레이저 어블레이션 방법에 의해 제조되는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 전극 상에 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계;는
    상전이 나노입자들을 준비하는 단계; 및
    상기 제 1 전극 상에 상기 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계;를 포함하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  15. 제 14 항 에 있어서,
    상기 상전이 나노입자들은 레이져 어블레이션, 스퍼터링, 화학적 기상 증착, 침전 및 일렉트로 스프레이 등의 제조방법 중에서 선택하여 제조되는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  16. 제 15 항 에 있어서,
    상기 상전이 나노입자들은 레이저 어블레이션 방법에 의해 제조되는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  17. 제 14 항 에 있어서,
    상기 나노입자들을 준비하는 단계 후에 열처리 공정을 추가하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  18. 제 17 항 에 있어서,
    상기 열처리 공정은 100~650℃의 온도에서 이루어지는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 제 1 전극 상에 상전이 나노입자들을 포함하는 상전이 물질층을 형성하는 단계;에서 상기 나노입자들 사이의 공극을 채우는 소정물질을 공급하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 소정물질은 절연물질인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 절연물질은 SiO2 또는 Si3N4인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  22. 제 14 항에 있어서,
    상기 상전이 나노입자들을 준비하는 단계 이후에 상기 나노입자들에 소정원소를 추가로 도핑처리 하는 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
  23. 제 22항에 있어서,
    상기 소정원소는 질소 및 실리콘 중에서 적어도 어느 하나인 것을 특징으로 하는 상전이 메모리 소자의 제조방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
KR100850905B1 (ko) * 2007-02-23 2008-08-07 고려대학교 산학협력단 나노선­나노입자 이종결합의 비휘발성 메모리 전자소자 및그 제조방법
KR100919692B1 (ko) * 2006-04-27 2009-10-06 재단법인서울대학교산학협력재단 상변화 메모리 셀 및 그의 제조 방법
US8815683B2 (en) 2007-02-23 2014-08-26 Intellectual Discovery Co., Ltd. Nonvolatile memory electronic device including nanowire channel and nanoparticle-floating gate nodes and a method for fabricating the same
KR101436924B1 (ko) * 2013-04-11 2014-09-03 한국과학기술연구원 질소 도핑된 칼코지나이드 물질을 갖는 오보닉 문턱 스위칭 소자 및 그 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102007559B (zh) * 2008-04-18 2012-09-05 Nxp股份有限公司 使用具有相变材料的mems的可调谐电容器和开关
CN103915566B (zh) * 2014-04-16 2017-05-03 绍兴文理学院 基于相变量子点的存储器件及其制备方法
CN104241527B (zh) * 2014-09-30 2017-10-27 中国科学院上海微系统与信息技术研究所 用于相变存储器的V‑Sb‑Te相变材料体系及其制备方法
CN110335941B (zh) * 2019-07-03 2023-08-18 芯盟科技有限公司 相变存储器的结构及其形成方法
CN112635664B (zh) * 2020-11-26 2023-08-25 宁波大学 一种In2S3掺杂Sb相变薄膜材料及其制备方法
CN112840460A (zh) * 2021-01-14 2021-05-25 长江先进存储产业创新中心有限责任公司 相变存储单元及其制造方法
CN113885103B (zh) * 2021-09-26 2023-03-10 中国人民解放军国防科技大学 一种新型红外隐身材料、制备方法及应用

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100919692B1 (ko) * 2006-04-27 2009-10-06 재단법인서울대학교산학협력재단 상변화 메모리 셀 및 그의 제조 방법
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
US7558100B2 (en) 2006-09-20 2009-07-07 Samsung Electronics Co., Ltd. Phase change memory devices including memory cells having different phase change materials and related methods and systems
KR100850905B1 (ko) * 2007-02-23 2008-08-07 고려대학교 산학협력단 나노선­나노입자 이종결합의 비휘발성 메모리 전자소자 및그 제조방법
US8815683B2 (en) 2007-02-23 2014-08-26 Intellectual Discovery Co., Ltd. Nonvolatile memory electronic device including nanowire channel and nanoparticle-floating gate nodes and a method for fabricating the same
KR101436924B1 (ko) * 2013-04-11 2014-09-03 한국과학기술연구원 질소 도핑된 칼코지나이드 물질을 갖는 오보닉 문턱 스위칭 소자 및 그 제조방법

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