KR20060061530A - 적층형 엠아이엠 캐패시터 - Google Patents
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Abstract
본 발명은 적층형 엠아이엠 캐패시터에 관한 것으로써, 특히, RF(Radio Frequency)/MS(Mixed Signal) 소자에 적용되어 엠아이엠 캐패시터가 병렬구조로 적층된 캐패시터의 균일도를 향상시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 하부 캐패시터에 형성된 유전체막의 두께와 상부 캐패시터에 형성된 유전체막의 두께를 서로 반대로 형성하여 웨이퍼 상에서의 균일도를 향상시킬 수 있도록 한다. 이러한 본 발명은 1fF/㎛2의 캐패시터 밀도(Density)를 가지는 상부 캐패시터와 하부 캐패시터는 병렬로 연결되기 때문에, 캐패시터의 균일도 값은 서로 상쇄되어 원하는 캐패시터의 밀도를 구현할 수 있게 된다.
Description
도 1은 종래의 적층형 엠아이엠 캐패시터의 균일도를 설명하기 위한 그래프.
도 2는 본 발명에 따른 적층형 엠아이엠 캐패시터의 단면도.
도 3a 및 도 3b는 본 발명에 따른 적층형 엠아이엠 캐패시터의 형성 방법을 설명하기 위한 도면.
본 발명은 적층형 엠아이엠 캐패시터에 관한 것으로써, 특히, RF(Radio Frequency)/MS(Mixed Signal) 소자에 적용되어 금속 배선이 병렬구조로 적층된 적층형 캐패시터의 균일도를 향상시킬 수 있도록 하는 기술이다.
일반적으로 캐패시터는 전하를 저장하고 반도체 소자의 동작에 필요한 전하를 공급하는 부분이다. 반도체 소자가 고집적화 되어짐에 따라 단위 셀의 크기는 작아지게 되고 소자의 동작에 필요한 정전용량(Capacitance)은 증가하고 있는 추세이다.
특히, 높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog capacitor)는 어드벤스드 아날로그 모스 기술(Advanced Analog MOS Technology), 특히 A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다.
이러한 아날로그 캐패시터의 구조로는 피아이피(PIP;Polysilicon-Insulator-Polysilicon), 피아이엠(PIM;Polysilicon-Insulator-Metal), 엠아이피(MIP;Metal-Insulator-Polysilicon) 및 엠아이엠(MIM;Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이 중에서, 엠아이엠 구조의 캐패시터는 직렬 저항(Series resistance)이 낮아 높은 Q(Quality Factor) 값을 갖는 캐패시터를 구현할 수 있고, 낮은 써멀 버짓(Thermal Budget) 및 낮은 전원전압(Vcc), 작은 기생성분을 갖는 잇점 때문에 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
이러한 엠아이엠 캐패시터는 반도체 회로에서 RF(Radio Frequency)회로, 아날로그 IC, 하이파워 MPU에서의 디커플링 캐패시터, 디램 셀 등으로 다양하게 응용되고 있다.
그런데, 종래의 0.18㎛ RF CMOS 기술에서 RF(Radio Frequency)/MS(Mixed Signal)용 엠아이앰 캐패시터는 1fF/㎛2의 캐패시터 밀도(Density)를 가진다. RF/MS 분야에서 엠아이엠 캐패시터는 높은 캐패시터 밀도를 가지는 것이 매우 중요하다.
이러한 캐패시터의 밀도가 높을 경우 디바이스의 설계시 면적을 줄일 수 있게 되는 큰 이점을 주기 때문에 높은 캐패시터 밀도를 가지는 엠아이엠 캐패시터를 개발하는 것이 큰 관건이다.
따라서, 이러한 엠아이엠 캐패시터의 밀도를 향상시키기 위해 2개의 엠아이엠 캐패시터를 병령 연결하여 단위 면적당 2fF/㎛2의 캐패시터 밀도를 가지는 스택형(Stacked) 엠아이엠 캐패시터가 개시된 바 있다.
하지만, 이러한 스택형 엠아이엠 캐패시터는 두개의 엠아이엠 캐패시터를 병렬 연결하기 때문에 웨이퍼 전면에서 캐패시터의 균일도(Uniformity)가 현격히 저하되는 문제점이 있다.
도 1은 종래의 적층형 엠아이엠 캐패시터에서 캐패시터의 사이즈 별 균일도를 나타낸다.
도 1의 그래프에서, 가로축은 캐패시터 사이즈의 한 변을 나타낸다. 그리고, 1-시그마(Sigma) 균일도와 최소(Min)-최대(Max) 균일도로 나누어 표시한다.
이러한 그래프에서 1-시그마 균일도의 경우 캐패시터의 사이즈 별로 큰 차이점을 보이지 않고 1.5%의 균일도를 가짐을 알 수 있다. 하지만, 최소-최대 균일도의 경우 3/5% 정도의 균일도를 가짐을 알 수 있다. 따라서, 종래의 스택형 엠아이엠 캐패시터는 균일도를 3% 이내로 조절하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 적층형 엠아이엠 캐패시터의 두개의 MIM 캐패시터에서 유전체막의 두께를 서로 달리하여 웨이퍼 전면의 균일도를 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 적층형 엠아이엠 캐패시터는, 제 1배선의 상부에 제 1하부전극, 제 1유전체막 및 제 1상부전극이 차례로 적층되고, 제 1상부전극이 제 1비아콘택홀을 통해 제 2배선과 연결된 구조를 갖는 하부 캐패시터; 및 제 3배선의 상부에 제 2하부전극, 제 2유전체막 및 제 2상부전극이 차례로 적층되고, 제 2상부전극이 제 2비아콘택홀을 통해 제 4배선과 연결된 구조를 갖는 상부 캐패시터를 구비하되, 상부 캐패시터와 하부 캐패시터는 병렬 구조로 적층되어 상호 전기적으로 연결되며, 웨이퍼 상에서 제 1유전체막과 제 2유전체막은 서로 다른 두께를 가짐을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 적층형 엠아이엠 캐패시터의 단면도이다.
본 발명은 하부 캐패시터와 상부 캐패시터가 적층된 병렬 구조를 갖는다. 여기서, 하부 캐패시터는 제 1배선층(10)의 상부에 하부전극(12), 유전체막(13) 및 상부전극(14)이 차례로 적층된다. 그리고, 상부전극(14)과 하부전극(12)은 비아콘택플러그(11)를 통해 제 2배선층(15)과 연결된다.
또한, 상부 캐패시터는 제 3배선층(20)의 상부에 하부전극(22), 유전체막(23) 및 상부전극(24)이 차례로 적층된다. 그리고, 상부전극(24)과 하부전극(22)은 비아콘택플러그(21)를 통해 제 4배선층(25)과 연결된다.
여기서, 상술된 유전체막(13,23)은 SiN으로 이루어지며, 상부전극(14,24)과 하부전극(12,22)은 TiN 또는 TaN으로 이루어지며, 배선층(10,15,20,25)은 알루미늄(Al) 또는 구리(Cu) 배선으로 이루어짐이 바람직하다.
그리고, 본 발명의 도면에서는 도시되지 않았지만, 상부 캐패시터와 하부 캐패시터는 층간 절연막을 통해 상호 전기적으로 연결된다.
이러한 구조의 캐패시터에서 균일도(Uniformity)에 가장 영향을 많이 미치는 인자는 SiN으로 이루어진 유전체막(13,23)의 두께이다.
이에 따라, 본 발명의 실시예에서는 도 3a 및 도 3b에 도시된 바와 같이 SiN의 두께를 조절한다. 적층형 엠아이엠 캐패시터는 단일 엠아이엠 캐패시터가 병렬연결되기 때문에 각각의 단위 엠아이엠 캐패시터의 균일도가 좋아도 유전체막(13,23)인 SiN을 웨이퍼(30) 전면에 균일하게 증착하기는 어렵다.
하지만, 본 발명의 캐패시터는 하부 캐패시터에 형성된 유전체막(13)의 두께와 상부 캐패시터에 형성된 유전체막(23)의 두께를 서로 반대로 형성하여 웨이퍼(30) 상에서의 균일도를 향상시킬 수 있게 된다.
예를 들어, 8인치 웨이퍼(30)에 유전체막(13)으로 SiN을 증착할 경우 웨이퍼(30)를 반으로 나누어 상부쪽은 목표치 보다 두껍게 증착하고 나머지 하부쪽은 목표치 보다 얇게 증착한다.
반면에, 유전체막(23)으로 SiN을 증착할 경우 웨이퍼(30)를 반으로 나누어 상부쪽은 목표치 보다 얇게 증착하고 나머지 하부쪽은 목표치 보다 두껍게 증착한다. 여기서, 유전체막(13,23)의 목표치가 되는 SiN의 두께는 650Å으로 설정됨이 바람직하다.
이러한 경우 1fF/㎛2의 캐패시터 밀도(Density)를 가지는 상부 캐패시터와 하부 캐패시터는 병렬로 연결되기 때문에, 캐패시터의 균일도 값은 서로 상쇄되어 원하는 캐패시터의 밀도를 구현할 수 있게 된다.
따라서, 단위 면적당 2fF/㎛2의 캐패시터 밀도를 가지는 스택형(Stacked) 엠아이엠 캐패시터를 구현하여 균일도를 향상시킬 수 있게 된다. 이와 동시에 웨이퍼(30) 전면의 균일도를 0.5% 이하로 구현할 수 있게 된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 RF(Radio Frequency)/MS(Mixed Signal) 소자에 적용되는 적층형 엠아이엠 캐패시터에서 균일도를 향상시킬 수 있도록 하는 효과를 제공한다.
Claims (6)
- 제 1배선의 상부에 제 1하부전극, 제 1유전체막 및 제 1상부전극이 차례로 적층되고, 상기 제 1상부전극이 제 1비아콘택홀을 통해 제 2배선과 연결된 구조를 갖는 하부 캐패시터; 및제 3배선의 상부에 제 2하부전극, 제 2유전체막 및 제 2상부전극이 차례로 적층되고, 상기 제 2상부전극이 제 2비아콘택홀을 통해 제 4배선과 연결된 구조를 갖는 상부 캐패시터를 구비하되,상기 상부 캐패시터와 상기 하부 캐패시터는 병렬 구조로 적층되어 상호 전기적으로 연결되며, 웨이퍼 상에서 상기 제 1유전체막과 상기 제 2유전체막은 서로 다른 두께를 가짐을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 1항에 있어서, 상기 제 1유전체막의 두께는 상기 웨이퍼의 제 1측에서 기설정된 목표치 보다 두껍게 형성되며, 상기 웨이퍼의 제 2측에서 상기 목표치 보다 얇게 형성됨을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 2항에 있어서, 상기 제 2유전체막의 두께는 상기 웨이퍼의 제 1측에서 상기 목표치 보다 얇게 형성되며, 상기 웨이퍼의 제 2측에서 상기 목표치 보다 두껍게 형성됨을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 3항에 있어서, 상기 제 1유전체막과 상기 제 2유전체막의 상기 목표치 두께는 650Å임을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 1항에 있어서, 상기 제 1유전체막과 상기 제 2유전체막은 SiN으로 이루어짐을 특징으로 하는 적층형 엠아이엠 캐패시터.
- 제 1항에 있어서, 상기 제 1 및 제 2상부전극과 상기 제 1 및 제 2하부전극은 TiN 또는 TaN 중 어느 하나로 이루어짐을 특징으로 하는 적층형 엠아이엠 캐패시터.
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