KR20060059282A - Program varify method of flash memory device - Google Patents

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KR20060059282A KR1020040098169A KR20040098169A KR20060059282A KR 20060059282 A KR20060059282 A KR 20060059282A KR 1020040098169 A KR1020040098169 A KR 1020040098169A KR 20040098169 A KR20040098169 A KR 20040098169A KR 20060059282 A KR20060059282 A KR 20060059282A
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Abstract

본 발명은 플래쉬 메모리 소자의 프로그램 검증 방법에 관한 것으로, 상술한 바와 같이 본 발명에 의하면, 이븐 셀 및 오드 셀에 프로그램을 실시한 후 캐쉬 래치 및 메인 래치를 리셋하고, 이븐 셀의 프로그램 상태에 따른 데이터를 캐쉬 래치에 저장한 후 이를 메인 셀에 전달하며, 오드 셀의 프로그램 상태에 따른 데이터를 메인 셀이 저장하여 이들 두 데이터를 비교함으로써 프로그램 성공 여부를 검증함으로써 프로그램 검증 시간을 줄일 수 있는 듀얼 레지스터 구조의 페이지 버퍼를 갖는 NAND형 플래쉬 메모리 소자의 프로그램 검증 방법이 제시된다.
The present invention relates to a method for verifying a program of a flash memory device. As described above, according to the present invention, after programming the even cell and the odd cell, the cache latch and the main latch are reset, and the data according to the program state of the even cell. Register is stored in the cache latch and transferred to the main cell, and the main cell stores the data according to the program state of the odd cell and compares the two data to verify the program success by reducing the program verification time. A program verification method of a NAND type flash memory device having a page buffer of is provided.

NAND 플래쉬, 듀얼 레지스터, 페이지 버퍼, 프로그램 검증NAND Flash, Dual Registers, Page Buffer, Program Verification

Description

플래쉬 메모리 소자의 프로그램 검증 방법{Program varify method of flash memory device} Program varify method of flash memory device             

도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 프로그램 검증 방법이 적용되는 듀얼 레지스터 구조의 페이지 버퍼.1 is a page buffer of a dual register structure to which a program verifying method of a flash memory device is applied according to an exemplary embodiment.

도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 프로그램 검증 방법을 설명하기 위한 흐름도.
2 is a flowchart illustrating a program verifying method of a flash memory device according to an exemplary embodiment.

본 발명은 플래쉬 메모리 소자의 프로그램 검증 방법에 관한 것으로, 특히 프로그램 검증 시간을 줄일 수 있는 듀얼 레지스터 구조의 페이지 버퍼를 갖는 NAND형 플래쉬 메모리 소자의 프로그램 검증 방법에 관한 것이다.
The present invention relates to a program verification method of a flash memory device, and more particularly, to a program verification method of a NAND type flash memory device having a page buffer of a dual register structure that can reduce the program verification time.

전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이 터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발이 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.There is an increasing demand for semiconductor memory devices that can be electrically programmed and erased and that do not require a refresh function that rewrites data at regular intervals. In order to develop a large-capacity memory device capable of storing a large amount of data, research on high integration technology of memory devices has been actively conducted. Here, the program refers to an operation of writing data to a memory cell, and the erasing refers to an operation of removing data written to the memory cell.

메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.For high integration of memory devices, a NAND type flash memory device is developed in which a plurality of memory cells are connected in series (that is, structures in which adjacent cells share a drain or a source with each other) to form a string. It became. Unlike NOR-type flash memory devices, NAND-type flash memory devices are memory devices that read information sequentially. Programming and erasing of such a NAND type flash memory device is performed by controlling the threshold voltage of the memory cell while injecting or emitting electrons into a floating gate using an F-N tunneling method.

NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 캐쉬 레지스터(cashe register) 및 메인 레지스 터(main register)의 듀얼 레지스터(dual register)로 구성하고 있다.A NAND type flash memory device uses a page buffer to store a large amount of information or to read stored information in a short time. The page buffer receives a large amount of data from an input / output pad and provides the memory cells or stores and outputs data of the memory cells. In general, a page buffer is generally composed of a single register for temporarily storing data. However, in recent NAND type flash memory devices, a cache register and a main register are used to increase program speed when programming large data. It consists of dual registers.

듀얼 레지스터 구조의 페이지 버퍼를 갖는 NAND형 플래쉬 메모리 소자의 프로그램 검증 방법을 살펴보면, 메인 래치를 리셋한 후 캐쉬 래치의 데이터를 메인 래치로 전달한다. 이때, 캐쉬 래치의 데이터는 셀의 프로그램 데이터와 동일한 데이터이다. 그리고, 프로그램된 셀의 데이터를 캐쉬 래치가 읽는다. 캐쉬 래치에 읽혀진 데이터는 메인 래치로 전송되고, 두 데이터가 같으면 프로그램 성공, 다르면 프로그램 실패로 판정한다. 이 방식은 이븐 셀 또는 오드 셀에 대하여 하나씩만 검증할 수 있다.
In the program verification method of a NAND type flash memory device having a page buffer having a dual register structure, the data of the cache latch is transferred to the main latch after the main latch is reset. At this time, the data of the cache latch is the same data as the program data of the cell. The cache latch reads the data of the programmed cell. The data read in the cache latch is transferred to the main latch, and if the two data are the same, it is determined to be a program success, otherwise it is a program failure. This method can verify only one for even cell or odd cell.

본 발명의 목적은 프로그램 검증 시간을 줄일 수 있는 플래쉬 메모리 소자의 프로그램 검증 방법을 제공하는데 있다.An object of the present invention is to provide a program verification method of a flash memory device that can reduce the program verification time.

본 발명의 다른 목적은 이븐 셀 및 오드 셀에 프로그램을 실시한 후 캐쉬 래치 및 메인 래치를 리셋하고, 이븐 셀의 프로그램 상태에 따른 데이터를 캐쉬 래치에 저장한 후 이를 메인 셀에 전달하며, 오드 셀의 프로그램 상태에 따른 데이터를 메인 셀이 저장하여 이들 두 데이터를 비교함으로써 프로그램 성공 여부를 검증함으로써 프로그램 검증 시간을 줄일 수 있는 플래쉬 메모리 소자의 프로그램 검증 방법을 제공하는데 있다.
Another object of the present invention is to reset the cache latch and the main latch after the program to the even cell and the odd cell, and to store the data according to the program state of the even cell in the cache latch and transfer it to the main cell, The present invention provides a program verifying method of a flash memory device capable of reducing program verifying time by verifying whether a program is successful by storing data according to a program state and comparing these two data.

본 발명에 따른 플래쉬 메모리 소자의 프로그램 검증 방법은 이븐 셀 및 오드 셀에 동일한 데이터를 프로그램한 후 메인 래치와 캐쉬 래치를 리셋시키는 단계; 상기 이븐 셀의 상태에 따른 데이터를 상기 캐쉬 래치에 저장한 후 상기 메인 래치에 전달하는 단계; 상기 오드 셀의 상태에 따른 데이터를 상기 메인 래치에 저장하는 단계; 상기 이븐 셀의 상태에 따른 데이터 및 상기 오드 셀의 상태에 따른 데이터를 비교하는 단계; 및 상기 비교 결과 두 데이터가 동일하면 프로그램 성공으로 판정하고, 두 데이터가 동일하지 않으면 프로그램 실패로 판정하는 단계를 포함한다.
The program verifying method of a flash memory device according to the present invention comprises the steps of: resetting the main latch and the cache latch after programming the same data in the even cell and the odd cell; Storing data according to a state of the even cell in the cache latch and transferring the data to the main latch; Storing data according to the state of the odd cell in the main latch; Comparing data according to the state of the even cell and data according to the state of the odd cell; And determining that the program is successful if the two data are the same as a result of the comparison, and determining the program failure if the two data are not the same.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 프로그램 검증 방법이 적용되는 듀얼 레지스터 구조의 페이지 버퍼의 예를 나타낸 것으로, 외부로부터의 데이터를 저장하는 캐쉬 레지스터(cash register), 캐쉬 레지스터로부터 데이터를 제공받아 저장한 후 메모리 셀 어레이(100)로 제공하는 메인 레지스터(main register)를 포함하여 구성된다.1 illustrates an example of a page buffer of a dual register structure to which a program verification method of a flash memory device according to an exemplary embodiment of the present invention is applied, and includes a cash register and a cache register for storing data from outside. And a main register provided to the memory cell array 100 after receiving and storing data.

NMOS 트랜지스터(N101 및 N102)는 디스차지 신호(DISCHe 및 DISCHo)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 메모리 셀 어레이(100)의 메모리 셀에 인가한다. NMOS 트랜지스터(N103 및 N104)는 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동되어 메모리 셀 어레이(100)와 페이지 버퍼를 연결시킨다.The NMOS transistors N101 and N102 are driven in accordance with the discharge signals DISCHe and DISCHo, respectively, and the memory cell array 100 connected a voltage according to the signal VIRPWR to an even bit line BLe or an odd bit line BLo. Is applied to the memory cell. The NMOS transistors N103 and N104 are driven according to the bit line selection signals BSLe and BSLo to connect the memory cell array 100 and the page buffer.

PMOS 트랜지스터(P101)는 프리차지 신호(PRECHb)에 따라 구동되어 노드(S0)에 소정의 전원을 공급한다. 메인 래치(102)는 메모리 셀 어레이(100)로부터 출력되는 출력 데이터와 캐쉬 래치(101)로부터 공급된 데이터를 저장한다. NMOS 트랜지스터(N105)는 노드(S0)의 전위에 따라 구동되고, NMOS 트랜지스터(N106)는 메인 래치 신호(MLCH)에 따라 구동되어 노드(QBb)의 전위를 반전시킨다. NMOS 트랜지스터(N107)는 메인 래치 리셋 신호(MRST)에 따라 구동되어 노드(QB)를 접지 전위로 만들어 래치(102)를 초기화시킨다. PMOS 트랜지스터(P102)는 노드(QB)의 전위에 따라 구동되어 전원 전압(Vcc) 레벨의 신호(nWDO)를 출력한다.The PMOS transistor P101 is driven according to the precharge signal PRECHb to supply predetermined power to the node S0. The main latch 102 stores output data output from the memory cell array 100 and data supplied from the cache latch 101. The NMOS transistor N105 is driven according to the potential of the node SO, and the NMOS transistor N106 is driven according to the main latch signal MLCH to invert the potential of the node QBb. The NMOS transistor N107 is driven according to the main latch reset signal MRST to initialize the latch 102 by bringing the node QB to ground potential. The PMOS transistor P102 is driven according to the potential of the node QB to output a signal nWDO having a power supply voltage Vcc level.

캐쉬 래치(101)는 프로그램시 외부로부터 공급된 데이터를 저장하고, 프로그램 검증시 셀에 프로그램된 데이터를 읽어 저장한다. NMOS 트랜지스터(N108)는 캐쉬 레지스터 셋 신호(CSET)에 따라 구동되어 노드(QAb)를 접지 전위로 만들어 캐쉬 래치(101)를 초기화시킨다. NMOS 트랜지스터(N109 및 N110)는 입출력 패드(YA)로부터 입력되는 데이터가 "1"일 경우 활성화되는 신호(DI1)에 따라 구동되어 "1" 데이터를 노드(QAb)에 공급한다. NMOS 트랜지스터(N111)는 입출력 패드로(YA)부터 입력되는 데이터가 "0"일 경우 활성화되는 신호(nDI)에 따라 구동되어 "0" 데이터를 노드(QA)에 공급한다. NMOS 트랜지스터(N112)는 노드(S0)의 전위에 따라 구동되고, NMOS 트랜지스터(N113)는 캐쉬 래치 신호(CLCH)에 따라 구동되어 노드(QA)의 전위를 반전시킨다. The cache latch 101 stores data supplied from the outside during programming, and reads and stores data programmed in a cell during program verification. The NMOS transistor N108 is driven according to the cache register set signal CSET to initialize the cache latch 101 by bringing the node QAb to the ground potential. The NMOS transistors N109 and N110 are driven according to the activated signal DI1 when the data input from the input / output pad YA is "1" to supply the "1" data to the node QAb. When the data input from the input / output pad YA is "0", the NMOS transistor N111 is driven according to the activated signal nDI to supply the "0" data to the node QA. The NMOS transistor N112 is driven according to the potential of the node SO, and the NMOS transistor N113 is driven according to the cache latch signal CLCH to invert the potential of the node QA.

NMOS 트랜지스터(N114)는 제어 신호(PDUMP)에 따라 구동되어 캐쉬 래치(101) 에 저장된 데이터를 메인 래치(102)로 전송한다. NMOS 트랜지스터(N115)는 프로그램 동작시 프로그램 신호(PGM)에 따라 구동되어 프로그램될 정보가 선택된 비트라인에 전송되도록 한다. NMOS 트랜지스터(N116)는 신호(PBDO)에 따라 구동되어 노드(QB)의 전위를 출력한다.
The NMOS transistor N114 is driven according to the control signal PDUMP to transmit data stored in the cache latch 101 to the main latch 102. The NMOS transistor N115 is driven according to the program signal PGM during a program operation so that the information to be programmed is transmitted to the selected bit line. The NMOS transistor N116 is driven according to the signal PBDO to output the potential of the node QB.

도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 프로그램 검증 방법을 설명하기 위한 흐름도이다.2 is a flowchart illustrating a program verification method of a flash memory device according to an exemplary embodiment.

이븐 셀 및 오드 셀에 동일한 데이터를 프로그램한 후 듀얼 프로그램 검증을 위한 제어 신호에 따라 듀얼 프로그램 검증을 실시할지를 판단한다(S201).After programming the same data in the even cell and the odd cell, it is determined whether to perform dual program verification according to a control signal for dual program verification (S201).

메인 래치와 캐쉬 래치를 리셋시키는데(S202), 신호(MRST 및 CSET)에 따라 NM0S 트랜지스터(N107 및 N108)를 각각 턴온시켜 캐쉬 래치(101) 및 메인 래치(102)를 각각 리셋시킨다.To reset the main latch and the cache latch (S202), the NMO transistors N107 and N108 are turned on, respectively, according to the signals MRST and CSET to reset the cache latch 101 and the main latch 102, respectively.

비트라인(BLe)에 연결된 셀의 상태에 따른 데이터를 캐쉬 래치(101)에 저장하는데(S203), 이를 설명하면 다음과 같다. 신호(BSLe)에 따라 NMOS 트랜지스터(N103)을 턴온시키고, 프리차지 신호(PRECHb)에 따라 PMOS 트랜지스터(P101)를 통해 노드(SO)에 소정 전원을 공급한다. 따라서, 비트라인(BLe)에 연결된 셀의 상태에 따라 노드(SO)의 전위는 조절된다. 예를들어 비트라인(BLe)에 연결된 셀이 프로그램된 상태이면 노드(SO)는 하이 레벨을 유지하고, 비트라인(BLe)에 연결된 셀이 프로그램되지 않은 상태이면 노드(SO)는 로우 레벨을 유지한다. 노드(SO)의 전위는 신호(PDUMP)에 따라 NMOS 트랜지스터(N114)를 통해 캐쉬 래치(101)에 저장된다. Data according to the state of the cell connected to the bit line BLe is stored in the cache latch 101 (S203). This will be described below. The NMOS transistor N103 is turned on according to the signal BSLe, and a predetermined power is supplied to the node SO through the PMOS transistor P101 according to the precharge signal PRECHb. Therefore, the potential of the node SO is adjusted according to the state of the cell connected to the bit line BLe. For example, if the cell connected to the bit line BLe is programmed, the node SO remains at a high level. If the cell connected to the bit line BLe is not programmed, the node SO remains at a low level. do. The potential of the node SO is stored in the cache latch 101 through the NMOS transistor N114 according to the signal PDUMP.                     

캐쉬 래치(101)에 저장된 데이터를 메인 래치(102)에 전달하는데(S204), 이를 설명하면 다음과 같다. 프리차지 신호(PRECHb)의 공급을 중단하여 PMOS 트랜지스터(P101)를 통한 전원 공급을 중지한 후 신호(BSLe)에 따라 NMOS 트랜지스터(N103)를 턴오프시켜 노드(SO)를 플로팅시킨다. 그리고, 신호(PDUMP)에 따라 NMOS 트랜지스터(N114)를 구동시켜 노드(SO)의 전위가 캐쉬 래치(101)에 저장된 데이터의 전위가 되도록 하고, 메인 래치 신호(MLCH)를 인가하여 노드(SO)의 전위에 따라 노드(QBb)의 전위가 조절되도록 한다. 즉, 캐쉬 래치(101)에 저장된 데이터 하이 레벨일 경우 노드(SO)는 하이 레벨이 되고, 이에 따라 NMOS 트랜지스터(N105)가 턴온되어 노드(QBb)는 로우 레벨이 되어 노드(QB)는 하이 레벨이 된다. 반면, 캐쉬 래치(101)에 저장된 데이터 로우 레벨일 경우 노드(SO)는 로우 레벨이 되고, 이에 따라 NMOS 트랜지스터(N105)가 턴오프되어 노드(QBb)는 하이 레벨이 되어 노드(QB)는 로우 레벨이 된다.Data stored in the cache latch 101 is transferred to the main latch 102 (S204), which will be described below. The supply of the precharge signal PRECHb is stopped to stop the power supply through the PMOS transistor P101, and then the NMOS transistor N103 is turned off according to the signal BSLe to float the node SO. The NMOS transistor N114 is driven according to the signal PDUMP so that the potential of the node SO becomes the potential of the data stored in the cache latch 101, and the main latch signal MLCH is applied to the node SO. The potential of the node QBb is adjusted according to the potential of. That is, when the data high level stored in the cache latch 101 is the node (SO) is a high level, the NMOS transistor (N105) is turned on, the node (QBb) is a low level, the node (QB) is a high level Becomes On the other hand, when the data level is stored in the cache latch 101, the node SO is at a low level. As a result, the NMOS transistor N105 is turned off, so that the node QBb is at a high level and the node QB is at a low level. It becomes a level.

비트라인(BLo)에 연결된 셀의 상태에 따른 데이터를 메인 래치(102)에 저장하는데(S205), 이를 설명하면 다음과 같다. 신호(BSLo)에 따라 NMOS 트랜지스터(N104)을 턴온시키고, 프리차지 신호(PRECHb)에 따라 PMOS 트랜지스터(P101)를 통해 노드(SO)에 소정 전원을 공급한다. 따라서, 비트라인(BLo)에 연결된 셀의 상태에 따라 노드(SO)의 전위는 조절된다. 예를들어 비트라인(BLo)에 연결된 셀이 프로그램된 상태이면 노드(SO)는 하이 레벨을 유지하고, 비트라인(BLo)에 연결된 셀이 프로그램되지 않은 상태이면 노드(SO)는 로우 레벨을 유지한다. 노드(SO)의 전위에 따라 NMOS 트랜지스터(N105)가 구동되고, 메인 래치 신호(MLCH)를 인가하여 노드 (SO)의 전위에 따라 노드(QBb)의 전위가 조절되도록 한다. 즉, 노드(SO)가 하이 레벨일 경우 NMOS 트랜지스터(N105)가 턴온되어 노드(QBb)는 로우 레벨이 되어 노드(QB)는 하이 레벨이 된다. 반면, 노드(SO)가 로우 레벨일 경우 NMOS 트랜지스터(N105)가 턴오프되어 노드(QBb)는 하이 레벨이 되어 노드(QB)는 로우 레벨이 된다.Data according to the state of the cell connected to the bit line BLO is stored in the main latch 102 (S205). The NMOS transistor N104 is turned on according to the signal BSLo, and a predetermined power is supplied to the node SO through the PMOS transistor P101 according to the precharge signal PRECHb. Therefore, the potential of the node SO is adjusted according to the state of the cell connected to the bit line BLo. For example, if the cell connected to the bit line BLo is programmed, the node SO maintains a high level. If the cell connected to the bit line BLo is not programmed, the node SO remains low. do. The NMOS transistor N105 is driven according to the potential of the node SO, and the main latch signal MLCH is applied to adjust the potential of the node QBb according to the potential of the node SO. That is, when the node SO is at the high level, the NMOS transistor N105 is turned on so that the node QBb is at the low level and the node QB is at the high level. On the other hand, when the node SO is at the low level, the NMOS transistor N105 is turned off so that the node QBb is at the high level and the node QB is at the low level.

캐쉬 래치로부터 전달된 비트라인(BLe)에 연결된 셀의 데이터와 비트라인(BLo)에 연결된 셀의 데이터를 비교하여(S206) 두 데이터가 동일할 경우 프로그램 성공으로 판단(S207)하고, 두 데이터가 동일하지 않을 경우 프로그램 실패로 판단(S208)한다.
The data of the cell connected to the bit line BLe transferred from the cache latch is compared with the data of the cell connected to the bit line BLO (S206). If the two data are the same, it is determined that the program is successful (S207). If not the same, it is determined that the program failed (S208).

상술한 바와 같이 본 발명에 의하면, 이븐 셀 및 오드 셀에 프로그램을 실시한 후 캐쉬 래치 및 메인 래치를 리셋하고, 이븐 셀의 프로그램 상태에 따른 데이터를 캐쉬 래치에 저장한 후 이를 메인 셀에 전달하며, 오드 셀의 프로그램 상태에 따른 데이터를 메인 셀이 저장하여 이들 두 데이터를 비교함으로써 프로그램 성공 여부를 검증함으로써 프로그램 검증 시간을 줄일 수 있다.As described above, according to the present invention, after programming the even cell and the odd cell, the cache latch and the main latch are reset, the data according to the program state of the even cell is stored in the cache latch, and then transferred to the main cell. The main cell stores data according to the program state of the odd cell and compares the two data to verify the success of the program, thereby reducing the program verification time.

Claims (1)

이븐 셀 및 오드 셀에 동일한 데이터를 프로그램한 후 메인 래치와 캐쉬 래치를 리셋시키는 단계;Resetting the main latch and the cache latch after programming the same data in the even cell and the odd cell; 상기 이븐 셀의 상태에 따른 데이터를 상기 캐쉬 래치에 저장한 후 상기 메인 래치에 전달하는 단계;Storing data according to a state of the even cell in the cache latch and transferring the data to the main latch; 상기 오드 셀의 상태에 따른 데이터를 상기 메인 래치에 저장하는 단계;Storing data according to the state of the odd cell in the main latch; 상기 이븐 셀의 상태에 따른 데이터 및 상기 오드 셀의 상태에 따른 데이터를 비교하는 단계; 및Comparing data according to the state of the even cell and data according to the state of the odd cell; And 상기 비교 결과 두 데이터가 동일하면 프로그램 성공으로 판정하고, 두 데이터가 동일하지 않으면 프로그램 실패로 판정하는 단계를 포함하는 플래쉬 메모리 소자의 프로그램 검증 방법.And determining that the program is successful if the two data are the same as a result of the comparison, and determining the program is failed if the two data are not the same.
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