KR20060056507A - Method for forming semiconductor device having a metal gate - Google Patents
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Abstract
본 발명은 금속 게이트를 구비한 반도체 소자의 형성 방법에 관한 것으로서, O₂플라즈마 처리를 통하여 LP질화막을 산화시키는 공정으로 텅스텐 금속 게이트의 산화문제를 해결하며, 동시에 쇼트 채널 험프 특성을 개선할 수 있는 이점이 있다.The present invention relates to a method of forming a semiconductor device having a metal gate, and to an oxidation process of an LP nitride film through an O 2 plasma treatment to solve the problem of oxidation of a tungsten metal gate, and at the same time, to improve the short channel hump characteristics. There is this.
이를 위해 본 발명은, 반도체 기판 위에 게이트 산화막, 게이트 폴리막, 텅스텐 질화막, 텅스텐막, 하드마스크 질화막 및 하드마스크 텅스텐막을 순차적으로 적층하는 단계, 상기 결과물 위에 게이트 전극 형성용 감광막 패턴을 형성하여 상기 하드마스크용 텅스텐막을 식각하는 단계, 하드마스크용 텅스텐막을 마스크로 하여 상기 하드마스크 질화막, 텅스텐막, 텅스텐질화막, 게이트 폴리막, 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계, 상기 결과물 위에 산화방지막을 형성하는 단계, 산화방지막을 산화시키는 단계, 상기 결과물에 대하여 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 게이트를 구비한 반도체 소자의 형성방법을 제공한다.
To this end, the present invention, the step of sequentially stacking a gate oxide film, a gate poly film, a tungsten nitride film, a tungsten film, a hard mask nitride film and a hard mask tungsten film on a semiconductor substrate, by forming a photoresist pattern for forming a gate electrode on the resulting hard Etching a mask tungsten film, etching the hard mask nitride film, tungsten film, tungsten nitride film, gate poly film, and gate oxide film using the tungsten film for hard mask as a mask to form a gate electrode on the resultant It provides a method of forming a semiconductor device having a metal gate, comprising the steps of: oxidizing the antioxidant film, forming a gate spacer with respect to the resultant.
금속 게이트, LP질화막, 플라즈마Metal Gate, LP Nitride, Plasma
Description
도 1은 버퍼 산화막이 적용되어 스페이서 질화막이 완충된 것을 설명하기 위한 도면이다.1 is a view for explaining that a spacer nitride film is buffered by applying a buffer oxide film.
도 2는 H₂이온에 의한 쇼트 채널 험프의 발생을 설명하기 위한 공정 단면도이다.2 is a cross-sectional view illustrating the generation of a short channel hump by H 2 ion.
도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성방법으로 진행되는 공정 진행을 설명하기 위해 나타낸 공정 단면도이다.
3 to 10 are cross-sectional views illustrating processes of the semiconductor device forming method according to the embodiment of the present invention.
- 도면의 주요 부분에 대한 부호의 설명--Explanation of symbols for the main parts of the drawing
10 : 버퍼 산화막 21 : 스페이서 질화막10
31 : 반도체 기판 32 : 게이트 산화막31
33 : 게이트 폴리막 34 : 텅스텐질화막33 gate poly
35 : 텅스텐 36 : 하드마스크 질화막35
37 : 하드마스크 텅스텐막 41 : 감광막37: hard mask tungsten film 41: photosensitive film
71 : LP질화막 82 : 버퍼 산화막 71: LP nitride film 82: buffer oxide film
91 : 스페이서용 질화물 100 : 게이트 스페이서
91: nitride for spacer 100: gate spacer
본 발명은 금속 게이트를 구비한 반도체 소자의 형성 방법에 관한 것으로서, 보다 상세하게는 O₂플라즈마 처리를 통하여 LP질화막을 산화시키는 공정으로 텅스텐 금속 게이트의 산화문제를 해결하며, 쇼트 채널 험프 특성을 개선시키는 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device having a metal gate, and more particularly, to a process of oxidizing an LP nitride film through an O 2 plasma treatment to solve the problem of oxidation of a tungsten metal gate and to improve short channel hump characteristics. It is about a method.
최근 반도체 소자가 고집적화 됨에 따라, 소스 및 드레인 영역으로 이용되는 불순물 영역과 게이트 전극의 폭이 감소하고 있다. 이에 따라 불순물 영역의 접촉 저항 및 게이트 전극의 면저항이 증가하여 동작속도가 저하되는 문제점이 발생되고 있다. Recently, as semiconductor devices have been highly integrated, the widths of impurity regions and gate electrodes used as source and drain regions have decreased. As a result, the contact resistance of the impurity region and the sheet resistance of the gate electrode are increased, resulting in a decrease in operating speed.
이 때문에 저항을 낮게 억제하는 것을 목적으로 하여, 게이트 전극을 폴리실리콘만으로 구성하는 대신에 폴리실리콘층과 텅스텐 실리사이드층(WSix)의 이중 구조로 된 스택구조를 형성한 후, 식각 공정에 의해 게이트 전극을 이루는 반도체 장치가 제안되어 있다. For this reason, for the purpose of suppressing the resistance low, instead of forming the gate electrode only with polysilicon, a stack structure having a double structure of a polysilicon layer and a tungsten silicide layer (WSix) is formed, followed by an etching process. A semiconductor device is proposed.
상기 폴리실리콘층과 텅스텐 실리사이드층의 이중구조로 된 상기 스택 구조는 게이트 산화막-폴리실리콘층-텅스텐 실리사이드층-하드마스크용 질화막을 포함하여 구성된다. 그리고 상기 스택 구조를 식각하여 게이트 전극을 형성한 후, 버퍼 산화 공정을 실시하여 게이트 전극을 실링(sealing)하고, 이후 폴리 플러그를 형성할 때 자기정렬 콘택 식각의 배리어 역할을 수행하게 될 LP질화막(Low Pressure Nitride)을 형성한다. The stack structure having a double structure of the polysilicon layer and the tungsten silicide layer comprises a nitride film for a gate oxide film-polysilicon layer-tungsten silicide layer-hard mask. After etching the stack structure to form a gate electrode, performing a buffer oxidation process to seal the gate electrode, and then forming a poly plug, an LP nitride film that serves as a barrier for self-aligned contact etching ( Low Pressure Nitride).
이때, LP질화막과 반도체 기판간의 접촉을 방지하기 위해 버퍼 산화막을 이용한다. 이는 실리콘 기판과 LP질화막이 직접 접촉하지 않도록 함으로써, 질화물의 인장응력으로 인하여 기판의 면저항이 급격히 증가하는 것을 방지하기 위한 것이다. In this case, a buffer oxide film is used to prevent contact between the LP nitride film and the semiconductor substrate. This is to prevent the silicon substrate and the LP nitride film from directly contacting each other, thereby preventing a sudden increase in the sheet resistance of the substrate due to the tensile stress of the nitride.
이를 좀 더 자세히 살펴보면, 만일 실리콘 기판과 LP질화막이 직접 접촉을 하게 되면, PMOS에서는 드레인포화전류(Drain Saturation Current: Idsat)가 20% 정도 감소되며 NMOS의 경우에는 문턱전압이 변화되어 소자의 신뢰성이 영향을 받게 된다. 이 밖의 물리적인 문제로 반도체 기판에 결핍성 공간(Void)을 발생시킬 수 있다. 이를 해결하기 위한 방법으로 버퍼 산화막을 증착하는데, 이때 버퍼 산화막의 증착은 685도 이상의 고온에서 고온산화(High Temperature Oxide: HTO)이나 LPTEOS(Low Press TEOS)를 이용한다. In more detail, if the silicon substrate and the LP nitride film are in direct contact, the drain saturation current (Idsat) is reduced by about 20% in the PMOS, and in the case of the NMOS, the threshold voltage is changed to increase the reliability of the device. Will be affected. Other physical problems may cause deficient voids in the semiconductor substrate. In order to solve this problem, a buffer oxide film is deposited. In this case, the deposition of the buffer oxide film uses high temperature oxide (HTO) or LPTEOS (Low Press TEOS) at a high temperature of 685 degrees or more.
도 1은 버퍼 산화막(10)이 적용되어 스페이서 질화물(21)이 완충된 모양을 나타낸 것이다.1 illustrates a
그러나, 상기와 같은 문제점을 해결하기 위해 버퍼 산화막을 사용하게 되면, 쇼트 채널 험프가 발생하는 문제점이 있었는바, 도 2를 참조하여 이를 상세히 설명하기로 한다. 도 2는 H₂이온에 의해 쇼트 채널 험프가 발생한 것을 설명하기 위한 공정 단면도이다. 일반적으로 HTO 또는 LPTEOS 산화물은 질화물에 비하여 절연 특 성과 배리어 특성이 떨어진다. 따라서 후속 공정을 진행하는 도중에 H₂이온이 버퍼 산화막(10)을 타고 침투하여 게이트 산화막의 계면(22)에 축적된다. 이때 H₂이온은 빠른 이동도(mobility)로 인하여 마치 캐리어와 같은 작용을 하여 문턱전압을 급격히 감소시키게 되는데 이와 같은 현상을 쇼트 채널 험프라고 한다. However, when using the buffer oxide film to solve the above problems, there was a problem that the short channel hump occurs, with reference to Figure 2 will be described in detail. 2 is a cross-sectional view for explaining that a short channel hump is generated by H 2 ion. In general, HTO or LPTEOS oxides have lower insulation and barrier properties than nitrides. Therefore, H 2 ions penetrate through the
즉, 종래에는 HTO 또는 LPTEOS 산화물을 이용하여 버퍼 산화막을 형성함으로써, H₂이온이 게이트 산화막의 계면에 축적되어 쇼트 채널 험프가 발생되는 문제점이 있었다.That is, in the related art, by forming a buffer oxide film using HTO or LPTEOS oxide, H 2 ions are accumulated at the interface of the gate oxide film, causing short channel humps.
아울러 금속 게이트를 이용하는 반도체 소자의 경우, 버퍼 산화 공정에서의 고온의 산화 분위기로 인하여 텅스텐 게이트가 산화되어 게이트 전극의 저항이 급격히 높아지는 문제점도 있었다. 이를 좀 더 자세히 살펴보면 다음과 같다.In addition, in the case of a semiconductor device using a metal gate, there is a problem in that the resistance of the gate electrode is rapidly increased due to oxidation of the tungsten gate due to the high temperature oxidizing atmosphere in the buffer oxidation process. If you look at this in more detail:
종래의 텅스텐 실리사이드를 적용한 게이트 구조의 경우에는, 버퍼 산화 공정의 고온의 산화 분위기 하에서 텅스텐 실리사이드의 Si이 표면에서 산화되어 옥시던트 소스가 내부로 침투하는 것을 방지하여 큰 문제없이 이용될 수 있었으나, 텅스텐 게이트의 경우에는 이러한 표면 산화보호막이 형성되지 못하여 텅스텐 게이트 자체가 모두 산화되어 버린다. 이 점이 금속 텅스텐 게이트를 공정에 적용함에 있어서 가장 큰 문제점으로 작용하고 있다. In the case of the gate structure using the conventional tungsten silicide, the silicon of the tungsten silicide was prevented from oxidizing at the surface of the tungsten silicide at the surface under high temperature oxidizing atmosphere of the buffer oxidation process, and thus the tungsten gate could be used without any problem. In this case, such a surface oxide protective film cannot be formed and all the tungsten gates themselves are oxidized. This is the biggest problem in applying the metal tungsten gate to the process.
텅스텐 실리사이드의 이용은, 현재 100nm급 소자의 경우에 적용하는데 있어서는 특별한 문제가 없으나 텅스텐 실리사이드의 경우보다 더욱 전기저항이 낮은 물질이 요구되는 차세대 소자인 80nm급의 소자에 적용하는데 있어서는 많은 문제점을 가지고 있다. The use of tungsten silicide has no particular problem in the case of 100 nm device, but there are many problems in the application of 80 nm device, which is a next generation device requiring a material with lower electrical resistance than that of tungsten silicide. .
이와 같이, 금속 게이트의 버퍼 산화를 진행할 때 텅스텐 게이트의 산화를 방지하는 공정 과정은 텅스텐 게이트를 차세대 소자에 적용하기 위해 매우 중요하다. 따라서 다양한 공정이 연구되고 있는데, 그 중의 하나로 저온에서 버퍼 산화막을 증착할 수 있는 SiO₂원자층 증착(Atomic Layer Deposition: ALD)공정을 들 수 있다. As such, a process of preventing oxidation of the tungsten gate when the oxidation of the metal gate is performed is very important for applying the tungsten gate to the next generation device. Therefore, various processes have been studied, and one of them is an SiO 2 atomic layer deposition (ALD) process capable of depositing a buffer oxide film at a low temperature.
SiO₂원자층 증착 공정의 경우, 100℃ 정도의 저온에서 버퍼 산화막을 증착할 수 있어 텅스텐 게이트 산화 문제를 완전히 제거할 수 있으므로 차세대 게이트 스택 재료로 연구되고는 있으나 재료의 처리량이 느리고 고가 장비의 투자가 선행되어야 한다는 점등의 문제점을 지니고 있다.
In the case of SiO₂ atomic layer deposition process, the buffer oxide film can be deposited at a low temperature of about 100 ° C to completely eliminate the tungsten gate oxidation problem, but it is being studied as a next-generation gate stack material, but the throughput of the material is slow and expensive equipment is invested. It has the problem of lighting to be preceded.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, O₂플라즈마를 이용하여 LP질화막의 구조적인 변화를 발생시킴으로써 텅스텐 금속 게이트를 이용할 때 발생하는 산화 문제를 해결하고, 버퍼 산화막을 이용할 때 발생하는 쇼트 채널 험프 특성을 개선시킬 수 있는 금속 게이트를 구비한 반도체 소자의 형성방법을 제공하는데 있다.
An object of the present invention is to solve the problems of the prior art as described above, by using O 2 plasma to generate a structural change of the LP nitride film to solve the oxidation problem that occurs when using a tungsten metal gate, and the buffer oxide film SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a semiconductor device having a metal gate that can improve short channel hump characteristics generated when used.
상기와 같은 기술적 과제를 해결하기 위하여, 본 발명은 반도체 기판 위에 게이트 산화막, 게이트 폴리막, 텅스텐 질화막, 텅스텐막, 하드마스크 질화막 및 하드마스크 텅스텐막을 순차적으로 적층하는 단계, 상기 결과물 위에 게이트 전극 형성용 감광막 패턴을 형성하여 상기 하드마스크용 텅스텐막을 식각하는 단계, 상기 하드마스크용 텅스텐막을 마스크로 하여 상기 하드마스크 질화막, 텅스텐막, 텅스텐질화막, 게이트 폴리막, 게이트 산화막을 식각하여 게이트 전극을 형성하는 단계, 상기 결과물 위에 산화방지막을 형성하는 단계, 상기 산화방지막을 산화시키는 단계, 상기 결과물에 대하여 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 게이트를 구비한 반도체 소자의 형성방법을 제공한다.In order to solve the above technical problem, the present invention comprises the steps of sequentially depositing a gate oxide film, a gate poly film, a tungsten nitride film, a tungsten film, a hard mask nitride film and a hard mask tungsten film on a semiconductor substrate, for forming a gate electrode on the resultant Forming a photoresist pattern to etch the hard mask tungsten film, and etching the hard mask nitride film, tungsten film, tungsten nitride film, gate poly film, and gate oxide film using the hard mask tungsten film as a mask to form a gate electrode And forming an antioxidant film on the resultant, oxidizing the antioxidant film, and forming a gate spacer with respect to the resultant.
여기서, 상기 산화방지막은 LP질화막인 것이 바람직하다.Here, the antioxidant film is preferably an LP nitride film.
또한, 상기 산화방지막은 LP질화막로 형성하며, 상기 산화방지막을 형성하는 단계는 700~730℃의 온도와 0.3~0.4Torr의 압력에서 N₂/NH₃/DCS(SiCl₂H₂)의 혼합가스를 40~60sccm/800~1000sccm/80~100sccm의 양으로 공급하여 증착하는 것을 특징으로 한다.In addition, the antioxidant film is formed of an LP nitride film, the step of forming the antioxidant film is 40 ~ 60 sccm / mixed gas of N₂ / NHH / DCS (SiCl₂H₂) at a temperature of 700 ~ 730 ℃ and a pressure of 0.3 ~ 0.4 Torr It is characterized in that the deposition by supplying in the amount of 800 ~ 1000sccm / 80 ~ 100sccm.
또한, 상기 산화방지막은 60~70Å의 두께로 형성하는 것이 바람직하다.In addition, the antioxidant film is preferably formed to a thickness of 60 ~ 70Å.
또한, 상기 산화방지막을 산화시키는 단계는 O₂가스를 이용하여 플라즈마 처리하는 것이 바람직하다.In addition, the step of oxidizing the antioxidant film is preferably plasma treatment using O 2 gas.
또한, 상기 산화방지막에 플라즈마 처리하는 단계는 O₂/He/LF/HF를 80~120sccm/160~240sccm/3000~5000W/300~500W의 조건으로 공급하는 것을 특징으로 한다.In addition, the step of plasma treatment of the antioxidant film is characterized in that the supply of O₂ / He / LF / HF under the conditions of 80 ~ 120sccm / 160 ~ 240sccm / 3000 ~ 5000W / 300 ~ 500W.
또한, 상기 게이트 스페이서를 형성하는 단계는 스페이서용 물질을 증착하는 단계와 상기 스페이서용 물질을 스페이서 블랭킷 에치백하는 단계를 포함하는 것을 특징으로 한다.In addition, the forming of the gate spacer may include depositing a material for the spacer and etching the spacer blanket back to the material for the spacer.
또한, 상기 게이트 스페이서용 물질은 LP질화물인 것이 바람직하다.In addition, the gate spacer material is preferably LP nitride.
또한, 상기 게이트 스페이서의 두께는 100~120Å인 것이 바람직하다.
In addition, the thickness of the gate spacer is preferably 100 ~ 120 100.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 3에 도시한 바와 같이, 반도체 기판(31)위에 게이트 산화막(32)을 형성하고, 상기 게이트 산화막(32)위에 게이트 폴리막(33)을 형성한다. 상기 게이트 산화막(32)은 열산화 또는 화학기상증착을 통해 반도체 기판(31)에 30~50Å두께로 형성하고, 상기 게이트 폴리막(33)은 불순물이 도핑된 폴리 실리콘막으로서 400~550Å두께로 형성한다. 이어서, 상기 게이트 폴리막(33)위에 텅스텐질화막(34), 텅스텐막(35) 및 하드마스크 질화막(36)을 차례로 형성한다. 계속해서, 상기 하드마스크 질화막(36)위에 하드마스크 텅스텐막(37)을 형성한다.First, as shown in FIG. 3, the
상기 텅스텐 질화막(34)은 물리기상증착법(Physical Vapor Deposition: PVD) 또는 화학기상증착법(Chemical Vapor Deposition: CVD)등으로 형성할 수 있고, 본 실시예에서는 PVD를 통해 50~60Å 두께로 형성한다. 상기 텅스텐(35)은 PVD를 통해 250~350Å두께로 형성하고, 상기 하드마스크 질화막(36)은 2000~3000Å의 두께로 형성한다. 그리고 상기 하드마스크 텅스텐막(37)은 750~850Å두께로 형성한다. 여기서 하드마스크 텅스텐막(37)은 반사방지막 및 하드마스크 질화막의 식각용으로 이용된다.
The
그 다음, 도 4에 도시한 바와 같이, 상기 하드마스크 텅스텐막(37)위에 감광액을 도포하고 노광 및 현상하여 게이트전극을 형성하기 위한 감광막패턴(41)을 형성한다.Then, as shown in FIG. 4, a photoresist is applied, exposed and developed on the hard
그리고 도 5에 도시한 바와 같이, 상기 감광막패턴(41)을 이용하여 상기 하드마스크 텅스텐막(37)을 식각한다.As shown in FIG. 5, the hard
이어서 도 6에 도시한 바와 같이, 상기 하드마스크 텅스텐막(37)을 하드마스크로 하여 상기 하드마스크 질화막(36), 텅스텐막(35), 텅스텐질화막(34) 및 게이트 폴리막(33)을 순차적으로 식각하여 텅스텐 금속 게이트(61)를 형성하고, 하드마스크 텅스텐막(37)은 제거한다. 6, the hard
그 다음, 도 7에 도시한 바와 같이, 산화방지막으로서 LP질화막(Low Pressure Nitride)(71)을 증착한다. 상기 산화방지막은 60~80Å의 두께를 갖도록 하며, 바람직하게는 70Å의 두께를 갖도록 형성된다. 상기 산화방지막을 LP질화막으로 형성할 경우, 화학기상증착법(CVD) 또는 700~730℃온도와 0.3~0.4Torr의 압력에서 N₂/NH₃/DCS(SiCl₂H₂)의 혼합가스를 40~60sccm/800~1000sccm/80~100sccm의 유량으로 공급하여 증착하는데, 본 실시예에서는 N₂/NH₃/DCS(SiCl₂H₂)의 혼합가스를 공급하여 증착하는 방법으로 실시한다. 이때, LP질화막(71)은 산화분위기가 아니기 때문에 텅스텐 금속 게이트(61)는 산화되지 않는다.Then, as shown in Fig. 7, an LP nitride film (Low Pressure Nitride) 71 is deposited as an antioxidant film. The antioxidant film is to have a thickness of 60 ~ 80Å, preferably formed to have a thickness of 70Å. When the antioxidant film is formed of LP nitride film, chemical vapor deposition (CVD) or mixed gas of N₂ / NH₃ / DCS (SiCl₂H₂) at a temperature of 700 to 730 ° C. and a pressure of 0.3 to 0.4 Torr is 40 to 60 sccm / 800 to 1000 sccm. The deposition is carried out by supplying a flow rate of / 80 ~ 100sccm, in this embodiment is carried out by supplying a mixture of N₂ / NH 3 / DCS (SiCl₂ H₂) to deposit. At this time, since the
이어서, 도 8에 도시한 바와 같이, O₂/He의 혼합가스를 80~120sccm/160~240sccm의 유량으로 공급하고 LF(Low Frequency)/HF(High Frequency)를 3000~5000W/300~500W의 조건으로 30초간 플라즈마 열처리를 하여 LP 질화막(71)을 산화시킨다. 이 때 기판 쪽에 바이어스 전력(HF)을 바람직하게는 400W정도 가하여 상부(Top)쪽과 하부(Bottom)쪽의 LP질화막을 완전히 산화시킨다. Subsequently, as shown in FIG. 8, a mixed gas of O 2 / He is supplied at a flow rate of 80 to 120 sccm / 160 to 240 sccm and LF (Low Frequency) / HF (High Frequency) is 3000 to 5000 W / 300 to 500 W. The plasma treatment was performed for 30 seconds to oxidize the
여기서 상부 쪽과 하부 쪽은 O₂플럭스가 직접적으로 가장 많이 닿는 부분이어서, 완전히 산화해서 산화물(81)로 변하게 되어 기존의 버퍼 산화막과 동일한 역할을 한다. Here, the upper side and the lower side are the parts where the O 2 flux directly touches the most, and are completely oxidized into
즉, 후속 공정에서 게이트 스페이서의 스트레스에 의한 전기적, 물리적인 문제를 해결할 수 있는 버퍼막 역할을 한다. 반면 측면은 거의 90°에 가깝기 때문에 거의 산화되지 않는다. In other words, it serves as a buffer layer to solve the electrical and physical problems caused by the stress of the gate spacer in a subsequent process. The flanks, on the other hand, are nearly oxidized because they are nearly 90 °.
그러면 결과적으로 기판 쪽과 상부 쪽 부분은 스트레스가 없는 산화물로 대체가 되며, 측면만 LP질화막(71)이 남게 된다. As a result, the substrate side and the upper side portion are replaced with an oxide having no stress, and only the side surfaces of the
그리고 도 9에 도시한 바와 같이, LP질화물(91)을 100~150Å 두께로 증착하고, 도 10에 도시한 바와 같이, 스페이서 블랭킷 에치백(spacer blanket etchback)하여 LP질화물로 된 게이트 스페이서(100)를 형성한다. As shown in FIG. 9, the
즉, 본 발명에서는, 종래의 텅스텐 게이트가 표면 산화보호막이 형성되지 못하여 텅스텐 게이트 자체가 모두 산화되어 버리는 문제점을, LP질화막을 게이트 측면에 일부 남김으로써 텅스텐 게이트의 산화를 방지하고, 아울러 LP질화막이 절연막 역할을 하면서 쇼트 채널 험프 효과도 개선시킨다.
That is, in the present invention, the conventional tungsten gate does not form a surface oxide protective film and all of the tungsten gate itself is oxidized, and the oxidation of the tungsten gate is prevented by leaving the LP nitride film partially on the gate side. It acts as an insulating film and also improves the short channel hump effect.
상기한 바와 같이 본 발명에서는, 플라즈마 처리를 통하여 LP 질화막을 부분 적으로 스트레스가 없는 산화막으로 산화시켜 텅스텐 금속게이트를 이용할 때 문제가 되는 금속 게이트 산화문제를 해결한다.As described above, the present invention solves the metal gate oxidation problem, which is a problem when using a tungsten metal gate by oxidizing the LP nitride film to a partially stress-free oxide film through plasma treatment.
더욱이 본 발명에서는, 부분적으로 절연성과 배리어 특성이 우수한 LP 질화막을 남겨 쇼트 채널 험프 특성을 개선시킨다.Moreover, the present invention improves the short channel hump characteristic by leaving an LP nitride film having excellent insulation and barrier properties partially.
Claims (9)
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040095620A KR20060056507A (en) | 2004-11-22 | 2004-11-22 | Method for forming semiconductor device having a metal gate |
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| KR1020040095620A KR20060056507A (en) | 2004-11-22 | 2004-11-22 | Method for forming semiconductor device having a metal gate |
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| KR20060056507A true KR20060056507A (en) | 2006-05-25 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955679B1 (en) * | 2008-04-02 | 2010-05-06 | 주식회사 하이닉스반도체 | Method for manufacturing transistor in semiconductor device |
-
2004
- 2004-11-22 KR KR1020040095620A patent/KR20060056507A/en not_active Application Discontinuation
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