KR20060055363A - 반도체 메모리 장치의 구조 및 제조 방법 - Google Patents
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Abstract
크로스 포인트 구조를 갖는 반도체 메모리 장치는, 일 방향으로 연장하도록 배열된 복수의 상부 전극 (2), 및 상부 전극 (2) 의 그 일 방향에 직각인 또 다른 방향으로 연장하도록 배열된 복수의 하부 전극 (1) 를 포함한다. 메모리 재료는 데이터의 저장을 위해 상부 전극과 하부 전극 사이에 제공된다. 메모리 재료는 페로브스카이트 (perovskite) 재료로 이루어지고, 대응하는 상부 전극을 따라 연장하면서, 대응하는 상부 전극의 하부 전극측에 형성된다.
크로스 포인트 구조, 페로브스카이트 재료, 메모리 셀
Description
도 1은 본 발명에 따른 반도체 메모리 장치의 메모리 셀을 나타내는 평면 레이아웃.
도 2는 종래의 반도체 메모리 장치의 메모리 셀을 나타내는 평면 레이아웃.
도 3은 본 발명에 따른 반도체 메모리 장치를 제조하기 위한 방법의 제 1 실시형태의 절차의 단계를 나타내는 메모리 셀의 단면도.
도 4는 본 발명에 따른 반도체 메모리 장치를 제조하기 위한 방법의 제 2 실시형태의 절차의 단계를 나타내는 메모리 셀의 단면도.
도 5는 본 발명에 따른 반도체 메모리 장치를 제조하기 위한 방법의 제 3 실시형태의 절차의 단계를 나타내는 메모리 셀의 단면도.
도 6은 종래 방법의 절차의 단계를 나타내는 메모리 셀의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1: 하부 전극
2: 상부 전극
3: 개구부
4: 실리콘 반도체 기판
5: BPSG 층
6: 콘택트 플러그
7, 17: TiN 층
8, 12, 18, 22: Pt 층
9: SiN 층
10, 14, 16, 19, 20: SiO2 층
11, 21: PCMO 층
13, 23: 레지스트
15: Al 배선
본 발명은, 일 방향으로 연장하도록 배열된 복수의 상부 전극, 그 상부 전극의 일 방향에 직각인 또 다른 방향으로 연장하도록 배열된 복수의 하부 전극, 및 데이터의 저장을 위해 상부 전극과 하부 전극 사이에 제공된 일 그룹의 메모리 재료를 포함하는, 크로스 포인트 (cross point) 구조를 갖는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, DRAM, NOR, 플래시 메모리, 또는 FeRAM과 같은 반도체 메모리 장치는, 각 메모리 셀이, 데이터의 저장을 위한 메모리 소자 및 그 메모리 소자를 선택적으로 동작시키기 위한 선택 트랜지스터를 포함하게 배열되어 있다. 반면, 크로스 포인트 구조를 갖는 반도체 메모리는, 선택 트랜지스터를 포함하지 않고, 비트 라인과 워드 라인 사이의 교점 (크로스 포인트) 에 메모리 소자로서 제공된 메모리 재료를 갖게 배열된다. 저장된 데이터는 비트 라인 및 워드 라인에서의 크로스 포인트에서 직접 판독되기 때문에, 비-선택 셀로부터 누설되는 기생 전류의 영향에 의해 데이터 판독 속도가 감소하고, 전류 소비가 다소 증가할 수도 있다는 몇 개의 결점에도 불구하고, 반도체 메모리는 구성이 단순할 수 있고, 따라서 저장 사이즈가 용이하게 증가할 수 있다.
크로스 포인트을 갖는 그러한 크로스 포인트 메모리는 페로브스카이트 (perovskite) 재료에 의해 구현되는 메모리 재료를 갖는다. 페로브스카이트 재료의 예는 외부 제어에 의해 변경될 수 있는 전기 저항을 갖는 거대 자기 저항 (CMR) 재료 및 고온 초전도 (HTSC) 재료이다. 특히, CMR 또는 HTSC 재료는 박막 또는 벌크 바디 (bulk body) 에 인가되는 숏펄스 (short pulse) 에 의해 저항이 변할 수 있다. 인가되는 펄스는, 그 재료에 파손이나 심각한 손상을 주지 않을 뿐만 아니라, 재료의 물리적 상태를 서로 스위칭하기에 충분하게, 전계의 세기 또는 전류 밀도가 작은 레벨로 설정되어야 한다. 따라서, 그 재료는 펄스의 동작에 의해 특성이 변경될 수 있다. 좀 더 상세하게는, 그 재료는 일련의 펄스에 의해 단계적으로 변경될 수 있다. 변경될 재료의 하나의 특수한 특성은 전기 저항이다. 펄스의 극성이 초기의 변경 단계에서 유입된 펄스의 극성과 반대인 펄스가 이용되는 경우, 재료의 특성은 적어도 부분적으로 반전될 수 있다.
페로브스카이트 재료를 이용하는 크로스 포인트 메모리의 몇 개의 예는 일본특허공개공보 제 2003-68984호, 일본특허공개공보 제 2003-68983호, 일본특허공개공보 제 2003-197877호에 개시되어 있다.
다음으로, 도 2 내지 도 6를 참조하여, 이러한 페로브스카이트 재료를 이용하는 크로스 포인트 메모리를 제조하기 위한 구성 및 방법을 설명한다. 도 2는 종래의 크로스 포인트 메모리에서의 메모리 셀의 평면 레이아웃을 도시한 것이다. 도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 및 도 6g는, 종래의 메모리 셀을 제조하는 절차의 단계를 나타내는, 도 2의 라인 A-A' 및 라인 B-B'에 따라 절취된 단면도이다.
도 6a에 도시된 바와 같이, 메모리 회로를 수반하는 실리콘 반도체 기판 (4) 상에 1500 ㎚ 두께의 BPSG 층 (5) 을 증착시키고, 그 BPSG 층 (5) 을 CMP (Chemical Mechanical Polishing) 공정에 의해 1000 ㎚ 두께로 연마하여, 평탄한 표면을 갖게 하는 것으로 절차가 시작된다. 그 후, 실리콘 반도체 기판 (4) 과 하부 전극 (1) 사이를 접속하기 위해 콘택트 플러그 (contact plug; 6) 가 제공된다. 연속하여, 하부 전극 재료로 이루어지고 하부 전극 (1) 이 되는 50 ㎚ 두께의 TiN 층 (7) 을 BPSG 층 (5) 상에 증착하고, 그 TiN 층 (7) 상에 150 ㎚ 두께의 Pt 층 (8) 을 증착시키기 위해 스퍼터링 (sputtering) 공정이 수행된다.
도 6b 에 도시된 바와 같이, 하부 전극을 구성하기 위해 마스킹 레지스트 (미도시) 의 스트라이프 (stripe), 즉 L/S (라인 및 스페이스) 패턴을 제공하고 TiN 층 (7) 및 Pt 층 (8) 모두를 드라이 에칭하여, 그 레지스트를 제거한 후에 하부 전 극 (1) 을 형성하는 포토리소그래피 (photolithography) 공정이 후속한다. 그 후, SiO2 층 (19) 은 CVD (Chemical Vapor Deposition) 공정에 의해 500 ㎚ 두께로 증착되고, Pt 층 (8) 의 표면을 노출시키기 위해 CMP 공정에 의해 평탄화된다.
그 후, 도 6c에 도시된 바와 같이, SiO2 층 (20) 이 CVD 공정에 의해 SiO2 층 (19) 및 (Pt 층 (8)) 의) 하부 전극 (1) 상에 300 ㎚ 두께로 증착된다. 하부 전극 (1) 과 상부 전극 (2) 사이의 교점에 액티브 층 (active layer) 을 형성하기 위해 개구부 (3) 의 어레이를 갖는 레지스트 (미도시) 의 패턴으로 마스킹하는 또 다른 리소그래피 공정이 후속한다. 그 후, 액티브층용으로 Pt 층 (8) 을 노출시키기 위해 SiO2 층 (20) 은 개구부에서 드라이 에칭된다.
도 6d에 도시된 바와 같이, 페로브스카이트 메모리 재료로 될 Pr0 .7Ca0 .3MnO3 (PCMO) 층 (21) 을 Pt 층 (8) 및 SiO2 층 (20) 상에 200 ㎚ 두께로 증착시키기 위한 스퍼터링 공정이 후속한다. 그 후, SiO2 층 (20) 을 노출시키기 위해 PCMO 층 (21) 은 CMP 공정에 의해 연마되고, 그 후 상부 전극 (2) 이 될 Pt 층 (22) 이 스퍼터링 공정에 의해 100 ㎚의 두께로 증착된다.
도 6e에 도시된 바와 같이, 하부 전극 (1) 에서 레지스트 (23) 의 대응하는 스트라이프, 즉 L/S (라인 및 스페이스) 패턴을 상부 전극 (2) 에 제공하기 위한 포토리소그래피 공정이 후속한다. 레지스트 (23) 가 마스크로서 이용되는 경우, Pt 층 (22) 은 드라이 에칭 공정에 의해 에칭되어, 도 6f에 도시된 바와 같이 (Pt 층 (22) 의) 상부 전극 (2) 을 구성한다.
또한, SiO2 층 (14) 은 CVD 공정에 의해 Pt 층 (22) 상에 1200 ㎚의 두께로 증착되고, CMP 공정에 의해 800 ㎚의 두께로 연마되어, 표면이 평탄화된다. 그 후, 도 6g에 도시된 바와 같이, 상부 전극 (2) 의 Pt 층 (22) 과 실리콘 반도체 기판 (4) 사이를 접속하기 위해 Al 배선 (wiring; 15) 의 패턴이 제공된다.
그러나, 공보에 개시된 각각의 종래 방법은 크로스 포인트 구조의 교점에서 페로브스카이트 재료를 제공하는 전용 리소그래피 단계를 필요로 한다. 하부 전극 및 상부 전극을 패터닝하기 위한 2 개의 필수 단계에 전용 단계가 부가되므로, 총 3 개의 리소그래피 단계가 필요하다. 또한, 종래의 크로스 포인트 메모리는 메모리 셀로서 결정되는 상부 전극과 하부 전극 사이의 각 교점을 갖는다. 이 영역은 데이터 밀도의 레벨을 결정하기 위해 중요하다.
각각의 종래 방법에서는, 도 2에 도시된 바와 같이, 하부 전극 (1) 과 상부 전극 (2) 사이의 교점에서 메모리 재료에 대한 개구부 (3) 를 위치시키기 (positioning) 위한 마진 (margin) 이 필요하다. 따라서, 각 하부 전극 (1) 및 상부 전극 (2) 의 폭은, 적절한 공정에 의해 패터닝되는 라인 폭 및 간격의 최소값, 즉 그 공정에서의 가능한 사이즈의 최소값보다 더 크다. 최소값이 단위 피치인 F인 경우에, 그 마진은 각 하부 전극 (1) 및 상부 전극 (2) 의 폭의 각 측면에서 0.5F가 필요하여, 총 2F로 계산된다. 따라서, 크로스 포인트에서의 영역 은 하부 전극 (1) 및 상부 전극 (2) 의 양 방향을 따라 각각 3F 씩으로 표현된다. 좀더 상세하게는, 반도체 메모리에서의 셀 면적은, 도 2에서 실선으로 표시된 것과 같이, 3F × 3F = 9F2 의 사이즈로 되고, 좀처럼 감소되지 않는다.
본 발명은 상기 결점을 제거하기 위해 개발되었고, 그 목적은, 메모리 셀 면적이 종래 방법에서 가능한 사이즈의 최소값보다 더 작은 사이즈로 감소되고, 리소그래피 프로세싱 단계의 수가 최소화된 반도체 메모리 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 목적을 달성하기 위해, 일 방향으로 연장하도록 배열된 복수의 상부 전극, 그 상부 전극의 상기 방향에 직각인 또 다른 방향으로 연장하도록 배열된 복수의 하부 전극, 및 데이터의 저장을 위해 상부 전극과 하부 전극 사이에 배열된 메모리 재료의 어레이를 포함하는, 크로스 포인트 구조를 갖는 반도체 메모리 장치는, 메모리 재료가 페로브스카이트 재료로 이루어지고, 각 메모리 재료는 대응하는 상부 전극을 따라 연장하면서, 대응하는 상부 전극의 하부 전극측에 형성되는 것을 특히 특징으로 한다.
바람직하게는, 상술한 반도체 메모리 장치는, 하부 전극의 재료가 페로브스카이트 재료의 에피택셜 성장 (epitaxial growth) 을 촉진시키기 위한 재료를 함유하도록 변경될 수도 있다.
더 바람직하게는, 반도체 메모리 장치는, 하부 전극의 재료가 희금속의 백금 그룹, 그 합금의 그룹, Ir, Ru, Re, 및 Os의 전기 도전성 산화물 그룹, 및 SRO(SrRuO3), LSCO((LaSr)CoO3), 및 YBCO(YbBa2Cu3O7) 의 또 다른 전기 도전성 산화물 그룹에서 선택되는 것 중 적어도 하나를 함유하도록 변경될 수도 있다.
더 바람직하게는, 반도체 메모리 장치는, 상부 전극의 재료가 희금속의 백금 그룹, 금속 Ag, Al, Cu, Ni, Ti, Ta의 그룹 및 그 합금, Ir, Ru, Re, 및 Os의 전기 도전성 산화물 그룹, 및 SRO(SrRuO3), LSCO((LaSr)CoO3), 및 YBCO(YbBa2Cu3O7) 의 또 다른 전기 도전성 산화물 그룹에서 선택되는 것 중 적어도 하나를 함유하도록 변경될 수도 있다.
더 바람직하게는, 반도체 메모리 장치는, 페로브스카이트 재료가 Pr, Ca, La, Sr, Gd, Nd, Bi, Ba, Y, Ce, Pb, Sm, 및 Dy의 그룹에서부터 선택되는 것 중 적어도 하나 원소, 및 Ta, Ti, Cu, Mn, Cr, Co, Fe, Ni, 및 Ga의 그룹에서 선택되는 것 중 적어도 하나의 원소로 구성된 산화물이 되도록 변경될 수도 있다.
더 바람직하게는, 반도체 메모리 장치는, 페로브스카이트 재료가 Pr1 -XCaX[Mn1-ZMz]O3 (여기서 M이 Cr, Co, Fe, Ni, 및 Ga의 그룹에서 선택된 원소임), La1 -XAEXMnO3 (여기서 AE가 Ca, Sr, Pb, 및 Ba의 그룹에서 선택된 2가의 알칼리 토금속임), RE1 - XSrXMnO3 (여기서 RE가 Sm, La, Pr, Nd, Gd, 및 Dy의 그룹에서 선택된 3가의 희토류 원소임), La1 - XCoX[Mn1 - ZCoZ]O3, Gd1 - XCaXMnO3, 및 Nd1 - XGdXMnO3에서 선택되는 것 중 적어도 하나의 일반식 (여기서 0 ≤X≤ 1 및 0 ≤Z＜ 1임) 에 의해 표현되는 산 화물이 되도록 변경될 수도 있다.
본 발명의 목적을 달성하기 위해, 상술한 크로스 포인트 구조를 갖는 반도체 메모리 장치를 제조하기 위한 방법은, 하부 전극용의 하부 전극 재료 및 그 하부 전극의 표면을 보호하기 위한 표면 보호층을 반도체 기판 상에 연속하여 증착시키는 제 1 단계, 하부 전극 마스킹을 이용하여 하부 전극 재료 및 표면 보호층을 패터닝하여 하부 전극을 구성하는 제 2 단계, 하부 전극 및 표면 보호층 상에 제 1 절연 재료를 증착시키는 제 3 단계, 제 1 절연 재료를 평탄화하여 표면 보호층을 노출시키는 제 4 단계, 표면 보호층을 제거하는 제 5 단계, 하부 전극 및 제 1 절연 재료 상에 페로브스카이트 재료의 메모리 재료를 증착시키는 제 6 단계, 메모리 재료 상에 상부 전극용의 상부 전극 재료를 증착시키는 제 7 단계, 상부 전극 마스킹을 이용하여 메모리 재료 및 상부 전극 재료를 패터닝하여 상부 전극을 구성하는 제 8 단계, 및 상부 전극 상에 제 2 절연 재료를 증착시키는 제 9 단계를 포함한다.
본 발명의 목적을 달성하기 위해, 상술한 크로스 포인트 구조를 갖는 반도체 메모리 장치를 제조하는 방법은, 하부 전극용의 하부 전극 재료를 반도체 기판 상에 증착시키는 제 1 단계, 하부 전극 마스킹을 이용하여 하부 전극 재료를 패터닝하여 하부 전극을 구성하는 제 2 단계, 하부 전극 상에 제 1 절연 재료를 증착시키는 제 3 단계, 제 1 절연 재료를 평탄화하여 하부 전극의 표면을 노출시키는 제 4 단계, 하부 전극 및 제 1 절연 재료 상에 페로브스카이트 재료의 메모리 재료를 증착시키는 제 5 단계, 메모리 재료 상에 상부 전극용의 상부 전극 재료를 증착시키 는 제 6 단계, 상부 전극 마스킹을 이용하여 메모리 재료 및 상부 전극 재료를 패터닝하여 상부 전극을 구성하는 제 7 단계, 및 상부 전극 상에 제 2 절연 재료를 증착시키는 제 8 단계를 포함한다.
본 발명의 목적을 달성하기 위해, 상술한 크로스 포인트 구조를 갖는 반도체 메모리 장치를 제조하는 방법은, 제 1 절연 재료를 반도체 기판 상에 증착시키는 제 1 단계, 하부 전극 마스킹을 이용하여 제 1 절연 재료를 패터닝하는 제 2 단계, 제 2 단계에서 패터닝된 제 1 절연 재료 상에 하부 전극용의 하부 전극 재료를 증착시키는 제 3 단계, 하부 전극 재료를 평탄화하여 제 1 절연 재료의 표면을 노출시키고 하부 전극을 구성하는 제 4 단계, 하부 전극 및 제 1 절연 재료 상에 페로브스카이트 재료의 메모리 재료를 증착시키는 제 5 단계, 메모리 재료 상에 상부 전극용의 상부 전극 재료를 증착시키는 제 6 단계, 상부 전극 마스킹을 이용하여 메모리 재료 및 상부 전극 재료를 패터닝하여 상부 전극을 구성하는 제 7 단계, 및 상부 전극 상에 제 2 절연 재료를 증착시키는 제 8 단계를 포함한다.
바람직하게는, 상술한 반도체 메모리 장치를 제조하기 위한 방법 중 임의의 하나는, 하부 전극 마스킹으로 패터닝하는 단계가 드라이 에칭의 공정을 포함하도록 변경될 수도 있다.
더 바람직하게는, 상술한 반도체 메모리 장치를 제조하기 위한 방법 중 임의의 하나는, 평탄화 단계가 화학적 및 기계적 연마 공정을 포함하도록 변경될 수도 있다.
더 바람직하게는, 상술한 반도체 메모리 장치를 제조하기 위한 방법 중 임의 의 하나는, 상부 전극 마스킹으로 패터닝하는 단계가 드라이 에칭의 공정을 포함하도록 변경될 수도 있다.
상술한 반도체 메모리 장치를 제조하기 위한 방법 중 임의의 하나는, 페로브스카이트 재료를 증착시키는 단계 이전에 메모리 회로를 패터닝하는 단계를 더 포함하는 것을 특징으로 할 수도 있다.
발명의 상세한 설명
도 1 및 도 3 내지 도 5를 참조하여, 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 장치를 제조하기 위한 방법의 몇 개의 실시형태를 더 상세히 설명한다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는, 일 방향으로 연장하도록 배열된 복수의 상부 전극 (2), 그 상부 전극 (2) 의 그 일 방향에 직각으로 연장하도록 배열된 복수의 하부 전극 (1), 및 데이터의 저장을 위해 상부 전극 (2) 과 하부 전극 (1) 사이에 제공된 일 그룹의 메모리 재료를 포함한다. 메모리 재료는 페로브스카이트 재료로 이루어지고, 대응하는 상부 전극 (2) 을 따라 연장하면서, 대응하는 상부 전극 (2) 의 하부 전극 (1) 측에 배열된다. 이 실시형태에서, 메모리 재료의 형상이 상부 전극 (2) 의 형상과 동일하도록, 메모리 재료는 상부 전극 (2) 과 함께 형성된다.
제 1 실시형태
다음으로, 본 발명의 제 1 실시형태를 관련 도면을 참조하여, 크로스 포인트 구조의 메모리 셀의 어레이를 갖는 반도체 메모리 장치를 제조하는 방법 (이하, 본 발명의 방법으로 칭함) 의 형태로 설명한다. 도 1은 본 발명의 반도체 메모리 장치에서의 메모리 셀의 평면 레이아웃이다. 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g는 본 실시형태의 제조 절차의 단계를 나타내는, 도 1의 라인 A-A' 및 라인 B-B'에 따라 절취된 단면도이다.
도 3a에 도시된 바와 같이, 메모리 회로를 수반하는 실리콘 반도체 기판 (4) 상에 1500 ㎚ 두께의 BPSG 층 (5) 을 증착시키고, 그 BPSG 층 (5) 을 CMP (Chemical Mechanical Polishing) 공정에 의해 1000 ㎚ 두께로 연마하여, 평탄한 표면을 갖게 하는 것으로 절차가 시작된다. 그 후, 실리콘 반도체 기판 (4) 과 하부 전극 (1) 사이를 접속하기 위해 콘택트 플러그 (6) 가 제공된다. 연속하여, 하부 전극 재료로 이루어지고 하부 전극 (1) 이 되는 50 ㎚ 두께의 TiN 층 (7) 을 BPSG 층 (5) 상에 증착하고, 그 TiN 층 (7) 상에 150 ㎚ 두께의 Pt 층 (8) 을 증착시키기 위한 스퍼터링 공정이 수행된다. 하부 전극 재료는 전기 도전성 산화물 또는 임의의 적절한 도전성 재료일 수도 있다. 바람직하게는, 전기 도전성 하부 전극 재료는 페로브스카이트의 에피택셜 성장을 촉진하기 위해 YBa2Cu3O7(YBCO) 를 함유한다. 전기 도전성 하부 전극 재료는 백금 또는 이리듐일 수도 있다. 하부 전극 (1) 은 실질적으로 5 ㎚에서 500㎚까지의 범위의 두께로 증착된다. 그 후, SiN 층 (9) 은 CVD 공정에 의해 150㎚의 두께로 증착되는데, 이는 전극 재료 상에서 표면 보호층으로서 기능한다(단계 1).
하부 전극을 구성하기 위해 마스킹 레지스트 (미도시) 의 스트라이프, 즉 L/S (라인 및 스페이스) 패턴을 제공하고 SiN 층 (9), Pt 층 (8), 및 TiN 층 (7) 을 드라이 에칭하여, 그 레지스트를 제거한 후에 하부 전극 (1) 을 형성하는 포토리소그래피 공정이 후속한다(단계 2). 그 후, SiO2 층 (10) 이 CVD 공정에 의해 하부 전극 (1) 상에 600 ㎚ 두께로 증착된다(단계 3). 절연층은 SiO2 층에 제한되지 않고, SiN 층, 폴리이미드 (polyimide) 층, SiOF 층, 및 임의의 다른 적절한 절연 재료 층에서 선택될 수도 있다. 절연층은 펄스화 레이저 증착 (pulsed laser deposition), rf 스퍼터링, e-빔 기상 증착, 열 증발, 유기 금속 증착, 스핀-온 증착 (spin-on deposition), 또는 유기 금속 화학 기상 성장 (organic metal chemical vapor phase growth) 과 같은 임의의 적절한 공정에 의해 증착된다.
다음으로, 도 3b에 도시된 바와 같이, SiO2 층 (10) 은 CMP 공정에 의해 평탄화되어서, SiN 층 (9) 이 최상부에 노출되게 한다(단계 4). 평탄화 동작은 CMP 공정에 제한되지 않고, 스핀-온, 스핀-온과 에칭 백 (etching back) 의 조합, 다른 적절한 공정, 및 그들의 조합에서 선택될 수도 있다. 그 후, SiN 층 (9) 은, 도 3c에 도시된 바와 같이, 가열된 인산을 이용하여 제거된다(단계 5).
페로브스카이트 메모리 재료가 될 Pr0 .7Ca0 .3MnO3(PCMO) 층 (11) 을 100㎚의 두께로 증착시키기 위한 스퍼터링 공정이 후속한다(단계 6). 페로브스카이트 재료는 전기 신호에 의존하여 변하는 저항의 변수를 갖는다. 페로브스카이트 재료는 거대 자기 저항 (CMR) 재료 및 고온 초전도 (HTSC) 재료에서 선택되는 것이 바람직하다. 예를 들어, 페로브스카이트 재료가 PCMO인 경우, 그 두께는 10㎚에서 500㎚까지의 범위에 있는 것이 바람직하다. 페로브스카이트 재료는 펄스화 레이저 증착, rf 스퍼터링, e-빔 기상 증착, 열 증발, 유기 금속 증착, 졸-겔 증착, 및 유기 금속 화학 기상 성장에서 선택된 임의의 적절한 공정에 의해 증착될 수도 있다. 그 후, 상부 전극 (2) 이 될 Pt 층 (12) 이 PCMO 층 (11) 상에 스퍼터링 공정에 의해 증착된다(단계 7). Pt는 페로브스카이트 재료상의 바람직한 도전성 재료이다. 이 실시형태에서, Pt 층 (12) 은 100 ㎚ 두께로 증착된다. 상부 전극 재료의 두께는 실질적으로 5 ㎚에서 500 ㎚까지이다.
도 3d에 도시된 바와 같이, 대응하는 레지스트 (13) 의 패턴을 Pt 층 (12) 상의 상부 전극 (2) 에 제공하는 포토리소그래피 공정이 후속한다. 레지스트 (13) 가 마스크로서 이용되는 경우, Pt 층 (12) 및 PCMO 층 (11) 모두는 드라이 에칭에 의해 에칭된다. 레지스트 (13) 가 제거됨에 따라, 도 3e에 도시된 바와 같이, (Pt 층 (12) 으로부터의) 상부 전극 (2) 및 (PCMO 층 (11) 으로부터의) 메모리 재료가 형성된다(단계 8).
또한, 도 3f에 도시된 바와 같이, SiO2 층 (14) 은 CVD 공정에 의해 1200 ㎚의 두께로 증착되고, CMP 공정에 의해 800 ㎚의 두께로 연마되어, 표면이 평탄화된다(단계 9). 그 후, 도 3g에 도시된 바와 같이, 상부 전극 (2) 과 실리콘 반도체 기판 (4) 사이를 접속하기 위해 Al 배선 (15) 의 패턴이 제공된다.
제 1 실시형태의 방법은 크로스 포인트를 형성하기 위해 포토리소그래피 공 정을 2 회 수행한다 (즉, 하부 전극 (1) 을 패터닝하는 단계 (단계 2) 및 상부 전극 (2) 를 패터닝하는 단계 (단계 8)). 상부 전극 (2) 의 패터닝과 동시에 크로스 포인트가 결정되기 때문에, 위치시키기 위한 마진을 제공하는 것이 필요하지 않다. 따라서, 일단 적절한 공정에 의해 패터닝될 라인 폭 및 간격의 최소값, 즉 그 공정에서의 가능한 사이즈의 최소값이 단위 피치 F로 결정되면, 도 1에 도시된 바와 같이, 하부 전극 (1) 및 상부 전극 (2) 은 단위 피치 F의 동일한 간격으로 패터닝된다. (서로 직교하는) 상부 전극 (2) 과 하부 전극 (1) 사이의 크로스 포인트에서의 단위 메모리 또는 셀의 영역은 하부 전극 (1) 과 상부 전극 (2) 의 양 방향을 따라 각각 2F 씩으로 표현된다. 좀더 상세하게는, 본 발명의 반도체 메모리 장치에서의 셀 면적은, 도 1에서 실선으로 표시된 것과 같이, 2F × 2F = 4F2 의 사이즈로 된다.
제 2 실시형태
다음으로, 본 발명의 제 2 실시형태를 관련 도면을 참조하여 본 발명의 반도체 메모리 장치를 제조하기 위한 또 다른 방법의 형태로 설명한다. 도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 및 도 4f는 본 실시형태의 제조 절차의 단계를 나타내는, 도 1의 라인 A-A' 및 라인 B-B'에 따라 절취된 단면도이다.
도 4a에 도시된 바와 같이, 메모리 회로를 수반하는 실리콘 반도체 기판 (4) 상에 1500 ㎚ 두께의 BPSG 층 (5) 을 증착시키고, 그 BPSG 층 (5) 을 CMP 공정에 의해 1000 ㎚ 두께로 연마하여, 평탄한 표면을 갖게 하는 것으로 절차가 시작된다. 그 후, 실리콘 반도체 기판 (4) 과 하부 전극 (1) 사이를 접속하기 위해 콘택트 플러그 (6) 가 제공된다. 연속하여, 하부 전극 재료로 이루어지고 하부 전극 (1) 이 되는 50 ㎚ 두께의 TiN 층 (7) 을 BPSG 층 (5) 상에 증착시키기 위한 스퍼터링 공정이 수행된다. 그 후, Pt 층 (8) 은 스퍼터링 공정에 의해 TiN 층 (7) 상에 150㎚의 두께로 증착된다(단계 1). 하부 전극 재료는 제 1 실시형태에서와 동일한 전기 도전성 산화물 또는 임의의 적절한 도전성 재료일 수도 있다. 바람직하게는, 전기 도전성 하부 전극 재료는 페로브스카이트의 에피택셜 성장을 촉진하기 위한 YBCO를 함유한다. 전기 도전성 하부 전극 재료는 백금 또는 이리듐일 수도 있다. 하부 전극 (1) 은 실질적으로 5 ㎚에서 500㎚까지의 범위의 두께로 증착된다.
하부 전극을 구성하기 위해 마스킹 레지스트 (미도시) 의 스트라이프, 즉 L/S (라인 및 스페이스) 패턴을 제공하고 Pt 층 (8) 및 TiN 층 (7) 를 드라이 에칭하여, 그 레지스트를 제거한 후에 하부 전극 (1) 을 형성하는 포토리소그래피 공정이 후속한다(단계 2). 그 후, SiO2 층 (10) 은 CVD 공정에 의해 하부 전극 (1) 상에 600 ㎚ 두께로 증착된다(단계 3). 절연층은 SiO2 층에 제한되지 않고, SiN 층, 폴리이미드 층, SiOF 층, 및 임의의 다른 적절한 절연 재료 층에서 선택될 수도 있다. 절연층은 펄스화 레이저 증착, rf 스퍼터링, e-빔 기상 증착, 열 증발, 유기 금속 증착, 스핀-온 증착, 또는 유기 금속 화학 기상 성장과 같은 임의의 적절한 공정에 의해 증착된다.
다음으로, 도 4b에 도시된 바와 같이, SiO2 층 (10) 은 CMP 공정에 의해 평탄화되어서, Pt 층 (8) 이 최상부에 노출되게 한다(단계 4). 평탄화 동작은 CMP 공정에 제한되지 않고, 스핀-온, 스핀-온과 에칭 백 (etching back) 의 조합, 다른 적절한 공정, 및 그들의 조합에서 선택될 수도 있다.
100 ㎚의 두께로 페로브스카이트 PCMO 층 (11) 을 증착시키는 스퍼터링 공정이 후속한다(단계 5). 페로브스카이트 재료는 전기 신호에 의존하여 변하는 저항의 변수를 갖는다. 페로브스카이트 재료는 거대 자기 저항 (CMR) 재료 및 고온 초전도 (HTSC) 재료에서 선택되는 것이 바람직하다. 예를 들어, 페로브스카이트 재료가 PCMO인 경우, 그 두께는 10㎚에서 500㎚까지의 범위에 있는 것이 바람직하다. 페로브스카이트 재료는 펄스화 레이저 증착, rf 스퍼터링, e-빔 기상 증착, 열 증발, 유기 금속 증착, 졸-겔 증착, 및 유기 금속 화학 기상 성장에서 선택된 임의의 적절한 공정에 의해 증착될 수도 있다. 그 후, 상부 전극 (2) 이 될 Pt 층 (12) 이 PCMO 층 (11) 상에 스퍼터링 공정에 의해 증착된다(단계 6). Pt는 페로브스카이트 재료상의 바람직한 도전성 재료이다. 본 실시형태에서, Pt 층 (12) 은 100 ㎚의 두께로 증착된다. 상부 전극 재료의 두께는 실질적으로 5 ㎚에서 500 ㎚까지이다.
도 4c에 도시된 바와 같이, 대응하는 레지스트 (13) 의 패턴을 Pt 층 (12) 상의 상부 전극 (2) 에 제공하기 위한 포토리소그래피 공정이 후속한다. 레지스트 (13; 미도시) 가 마스크로서 이용되는 경우, Pt 층 (12) 및 PCMO 층 (11) 모 두는 드라이 에칭에 의해 에칭된다. 레지스트 (13) 가 제거됨에 따라, 도 4d에 도시된 바와 같이, (Pt 층 (12) 으로부터의) 상부 전극 (2) 및 (PCMO 층 (11) 으로부터의) 메모리 재료가 형성된다(단계 7).
또한, 도 4e에 도시된 바와 같이, SiO2 층 (14) 이 CVD 공정에 의해 1200 ㎚의 두께로 증착되고, CMP 공정에 의해 800 ㎚의 두께로 연마되어, 표면이 평탄화된다(단계 8). 그 후, 도 4f에 도시된 바와 같이, 상부 전극 (2) 과 실리콘 반도체 기판 (4) 사이를 접속하기 위해 Al 배선 (15) 의 패턴이 제공된다.
제 1 실시형태는, 가열된 인산의 이용으로 표면 보호층의 질화물 층을 제거하는 동안, 하부 전극에 포함되는 Pt 층 (8) 이 표면에서 결정성 스트레인 (crystalline strain) 을 발생시키게 하지만, 본 실시형태는 Pt 층 (8) 의 표면에서의 결정성 스트레인을 저감시킬 수 있다.
제 2 실시형태의 방법은 크로스 포인트를 형성하기 위해 포토리소그래피 공정을 2 회 수행한다 (즉, 하부 전극 (1) 을 패터닝하는 단계 (단계 2) 및 상부 전극 (2) 를 패터닝하는 단계 (단계 7)). 또한, 도 1에 도시된 바와 같이, 하부 전극 (1) 및 상부 전극 (2) 은 단위 피치 F의 동일한 간격으로 패터닝된다. (서로 직교하는) 상부 전극 (2) 과 하부 전극 (1) 사이의 크로스 포인트에서의 단위 메모리 또는 셀의 영역은 하부 전극 (1) 및 상부 전극 (2) 의 양 방향을 따라 각각 2F 씩으로 표현된다. 좀더 상세하게는, 본 발명의 반도체 메모리 장치에서의 셀 면적은, 도 1에서 실선으로 표시된 것과 같이, 2F × 2F = 4F2 의 사이즈로 된 다.
제 3 실시형태
다음으로, 본 발명의 제 3 실시형태를 반도체 메모리 장치를 제조하기 위한 방법의 형태로 설명한다. 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 및 도 5g는 본 실시형태의 제조 절차의 단계를 나타내는, 도 1의 라인 A-A' 및 라인 B-B'에 따라 절취된 단면도이다.
메모리 회로를 수반하는 실리콘 반도체 기판 (4) 상에 1500 ㎚ 두께의 BPSG 층 (5) 을 증착시키고, 그 BPSG 층 (5) 을 CMP 공정에 의해 1000 ㎚ 두께로 연마하여, 평탄한 표면을 갖게 하는 것으로 절차가 시작된다. 그 후, 실리콘 반도체 기판 (4) 과 하부 전극 (1) 사이를 접속하기 위해 콘택트 플러그 (6) 가 제공된다. 연속하여, CVD 공정은, 200 ㎚ 두께의 SiO2 층 (16) 을 BPSG 층 (5) 상에 증착시키기 위해 수행된다(단계 1). 절연층은 SiO2 층에 제한되지 않고, SiN 층, 폴리이미드 층, SiOF 층, 및 임의의 다른 적절한 절연 재료 층에서 선택될 수도 있다. 절연층은 펄스화 레이저 증착, rf 스퍼터링, e-빔 기상 증착, 열 증발, 유기 금속 증착, 스핀-온 증착, 또는 유기 금속 화학 기상 성장과 같은 임의의 적절한 공정에 의해 증착된다. 그 후, 포토리소그래피 공정을 이용하여, 하부 전극을 구성하기 위해 마스킹 레지스트 (미도시) 의 스트라이프, 즉 L/S (라인 및 스페이스) 패턴이 제공되고, SiO2 층 (16) 을 에칭하기 위한 드라이 에칭 공정이 후속하여, 도 5a에 도시된 바와 같이 SiO2 층 (16) 의 하부 전극 (1) 영역이 노출된다(단계 2).
도 5b에 도시된 바와 같이, 하부 전극 재료로 이루어진 50 ㎚ 두께의 TiN 층 (17) 및 TiN 층 (17) 상에 300 ㎚의 두께의 Pt 층 (18) 을 증착하기 위한 스퍼터링 공정이 후속한다(단계 3). 하부 전극 재료는 전기 도전성 산화물 또는 임의의 적절한 도전성 재료일 수도 있다. 바람직하게는, 전기 도전성 하부 전극 재료는 페로브스카이트의 에피택셜 성장을 촉진하기 위해 YBCO를 함유한다. 전기 도전성 하부 전극 재료는 백금 또는 이리듐일 수도 있다.
다음으로, 도 5c에 도시된 바와 같이, TiN 층 (17) 및 Pt 층 (18) 은 CMP 공정에 의해 평탄화되어서, SiO2 층 (16) 이 최상부에 노출되게 하고, 따라서 하부 전극 (1) 을 패터닝한다(단계 4). 평탄화 동작은 CMP 공정에 제한되지 않고, 스핀-온, 스핀-온과 에칭 백의 조합, 다른 적절한 공정, 및 그들의 조합에서 선택될 수도 있다. CMP 공정 이후에 하부 전극 (1) 이 되는 Pt 층 (18) 은 실질적으로 5 ㎚에서 500㎚까지의 범위의 두께로 증착된다.
페로브스카이트 메모리 재료로 될 PCMO 층 (11) 을 100 ㎚ 의 두께로 증착시키기 위한 스퍼터링 공정이 후속한다(단계 5). 페로브스카이트 재료는 전기 신호에 의존하여 변하는 저항의 변수를 갖는다. 페로브스카이트 재료는 거대 자기 저항 (CMR) 재료 및 고온 초전도 (HTSC) 재료에서 선택되는 것이 바람직하다. 예를 들어, 페로브스카이트 재료가 PCMO인 경우, 그 두께는 10㎚에서 500㎚까지의 범위에 있는 것이 바람직하다. 페로브스카이트 재료는 펄스화 레이저 증착, rf 스퍼터링, e-빔 기상 증착, 열 증발, 유기 금속 증착, 졸-겔 증착, 및 유기 금속 화학 기상 성장에서 선택된 임의의 적절한 공정에 의해 증착될 수도 있다. 그 후, 상부 전극 (2) 이 될 Pt 층 (12) 은 PCMO 층 (11) 상에 스퍼터링 공정에 의해 증착된다(단계 6). Pt는 페로브스카이트 재료상의 바람직한 도전성 재료이다. 본 실시형태에서, Pt 층 (12) 은 100 ㎚의 두께로 증착된다. 상부 전극 재료의 두께는 실질적으로 5 ㎚에서 500 ㎚까지이다.
도 5d에 도시된 바와 같이, 대응하는 레지스트 (13) 의 패턴을 Pt 층 (12) 상의 상부 전극 (2) 에 제공하기 위한 포토리소그래피 공정이 후속한다. 레지스트 (13) 가 마스크로서 이용되는 경우, Pt 층 (12) 및 PCMO 층 (11) 모두는 드라이 에칭 공정에 의해 에칭된다. 레지스트 (13) 가 제거됨에 따라, 도 5e에 도시된 바와 같이, (Pt 층 (12) 으로부터의) 상부 전극 (2) 및 (PCMO 층 (11) 으로부터의) 메모리 재료가 형성된다(단계 8).
또한, 도 5f에 도시된 바와 같이, SiO2 층 (14) 이 CVD 공정에 의해 1200 ㎚의 두께로 증착되고, CMP 공정에 의해 800 ㎚의 두께로 연마되어, 표면이 평탄화된다(단계 8). 그 후, 도 5g에 도시된 바와 같이, 상부 전극 (2) 과 실리콘 반도체 기판 (4) 사이를 접속하기 위해 Al 배선 (15) 의 패턴이 제공된다.
제 3 실시형태의 방법은 크로스 포인트를 형성하기 위해 포토리소그래피 공정을 2 회 수행한다 (즉, 하부 전극 (1) 을 패터닝하는 단계 (단계 2) 및 상부 전극 (2) 를 패터닝하는 단계 (단계 7)). 도 1에 도시된 바와 같이, 하부 전극 (1) 및 상부 전극 (2) 은 단위 피치 F의 동일한 간격으로 패터닝된다. (서로 직교하는) 상부 전극 (2) 과 하부 전극 (1) 사이의 크로스 포인트에서의 단위 메모리 또는 셀의 영역은 하부 전극 (1) 및 상부 전극 (2) 의 양 방향을 따라 각각 2F 씩으로 표현된다. 좀더 상세하게는, 본 발명의 반도체 메모리 장치에서의 셀 면적은, 도 1에서 실선으로 표시된 것과 같이, 2F × 2F = 4F2 의 사이즈로 된다.
제 3 실시형태는 산화물 층을 제거하기 위한 드라이 에칭 공정을 이용하여, 하부 전극 (1) 을 패터닝하고, 따라서, Pt 층을 드라이 에칭하는 것을 통하여 하부 전극 (1) 의 패터닝이 수행되는 제 1 및 제 2 실시형태보다 배열의 미세화에서 좀더 유리하다.
상술한 제 1 내지 제 3 실시형태에서 명백한 바와 같이, 본 발명의 방법은, (메모리 셀의) 액티브층이 상부 전극 (2) 과 자기 정렬을 통해 증착되도록 함으로써, 포토리소그래피 공정의 단계의 수가, 종래 기술에 대해 필수적인 3 개로부터 2 개로 감소될 수 있다. 또한, 종래 기술에서 셀 면적은 9F2 만큼이지만, 본 발명의 방법은 셀 면적을 4F2 로 감소시킬 수 있다.
하부 전극 (1) 을 형성하기 위해 이용되는 전기 도전성 재료는, 제 1 내지 제 3 실시형태에서 YBCO, 백금, 또는 이리듐을 함유하지만, 이에 제한되지 않더라도, 백금 베이스 합금의 그룹, Ru, Re, 및 Os의 전기 도전성 산화물 그룹, SRO(SrRuO3) 및 LSCO((LaSr)CoO3) 의 또 다른 전기 도전성 산화물 그룹에서 선택되는 것 중 적어도 하나를 함유할 수도 있다.
페로브스카이트 재료는, 제 1 내지 제 3 실시형태에서 PCMO이지만, Pr, Ca, La, Sr, Gd, Nd, Bi, Ba, Y, Ce, Pb, Sm, 및 Dy의 그룹에서 선택되는 것 중 적어도 하나의 원소, 및 Ta, Ti, Cu, Mn, Cr, Co, Fe, Ni, 및 Ga의 그룹에서 선택되는 것 중 적어도 하나의 원소로 구성된 산화물이거나, Pr1 - XCaX[Mn1 - ZMz]O3 (여기서 M이 Cr, Co, Fe, Ni, 및 Ga의 그룹에서 선택된 원소임), La1 - XAEXMnO3 (여기서 AE는 Ca, Sr, Pb, 및 Ba의 그룹에서 선택된 2가의 알칼리 토금속임), RE1 - XSrXMnO3 (여기서 RE는 Sm, La, Pr, Nd, Gd, 및 Dy의 그룹에서 선택된 3가의 희토류 원소임), La1 -XCoX[Mn1-ZCoZ]O3, Gd1 - XCaXMnO3, 및 Nd1 - XGdXMnO3에서 선택되는 것 중 적어도 하나의 일반식 (여기서 0 ≤X≤ 1 및 0 ≤Z＜ 1임) 에 의해 표현된 또 다른 산화물일 수도 있다.
상부 전극 재료는, 제 1 내지 제 3 실시형태에서 Pt 재료이지만, 이에 제한되지 않더라도, 동일한 결과로, 희금속의 백금 그룹, 금속 Ag, Al, Cu, Ni, Ti, Ta의 그룹 및 그 합금, Ir, Ru, Re, 및 Os의 전기 도전성 산화물 그룹, 및 SRO(SrRuO3), LSCO((LaSr)CoO3), 및 YBCO(YbBa2Cu3O7)의 또 다른 전기 도전성 산화물 그룹에서 선택되는 것 중 적어도 하나를 함유할 수도 있다.
또한, 또 다른 실시형태에 대해서, 페로브스카이트 재료를 증착하는 단계 이전에 메모리 회로를 패터닝하는 단계가 제공될 수도 있다.
바람직한 실시형태에 의해 본 발명이 설명되었지만, 본 발명의 사상 및 범위에 벗어나지 않고, 당업자에 의해 다양한 변경 및 변형이 이루어질 수도 있다는 것 을 알 수 있다. 따라서, 본 발명은 다음의 청구항에 의해 평가되어야 한다.
본 발명에 의하면, 메모리 셀의 면적을 감소시킬 수 있고, 리소그래피 프로세싱 단계의 수를 최소화할 수 있다.
Claims (13)
- 일 방향으로 연장하도록 배열된 복수의 상부 전극, 상기 상부 전극의 상기 방향에 직각인 또 다른 방향으로 연장하도록 배열된 복수의 하부 전극, 및 데이터의 저장을 위해 상기 상부 전극과 상기 하부 전극 사이에 배열된 일 그룹의 메모리 재료를 포함하는, 크로스 포인트 (cross point) 구조를 갖는 반도체 메모리 장치로서,상기 메모리 재료는 페로브스카이트 재료로 이루어지고, 상기 메모리 재료 각각은 대응하는 상기 상부 전극을 따라 연장하면서, 상기 대응하는 상부 전극의 하부 전극측에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극의 재료는 상기 페로브스카이트 재료의 에피택셜 성장 (epitaxial growth) 을 촉진하기 위한 재료를 함유하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 하부 전극의 재료는 희금속 (rare metal) 의 백금 그룹, 그 합금의 그룹, Ir, Ru, Re, 및 Os의 전기 도전성 산화물 그룹, 및 SRO(SrRuO3), LSCO((LaSr)CoO3), 및 YBCO(YbBa2Cu3O7) 의 또 다른 전기 도전성 산화물 그룹에서 선택되는 것 중 적어도 하나를 함유하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 상부 전극의 재료는 희금속의 백금 그룹, 금속 Ag, Al, Cu, Ni, Ti, Ta의 그룹 및 그 합금, Ir, Ru, Re, 및 Os의 전기 도전성 산화물 그룹, 및 SRO(SrRuO3), LSCO((LaSr)CoO3), 및 YBCO(YbBa2Cu3O7) 의 또 다른 전기 도전성 산화물 그룹에서 선택되는 것 중 적어도 하나를 함유하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 페보브스카이트 재료는 Pr, Ca, La, Sr, Gd, Nd, Bi, Ba, Y, Ce, Pb, Sm, 및 Dy의 그룹에서 선택되는 것 중 적어도 하나의 원소, 및 Ta, Ti, Cu, Mn, Cr, Co, Fe, Ni, 및 Ga의 그룹에서 선택되는 것 중 적어도 하나의 원소로 구성된 산화물인 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 페로브스카이트 재료는 Pr1 - XCaX[Mn1 - ZMz]O3 (여기서 M이 Cr, Co, Fe, Ni, 및 Ga의 그룹에서 선택된 원소임), La1 - XAEXMnO3 (여기서 AE는 Ca, Sr, Pb, 및 Ba의 그룹에서 선택된 2가의 알칼리 토금속임), RE1 - XSrXMnO3 (여기서 RE는 Sm, La, Pr, Nd, Gd, 및 Dy의 그룹에서 선택된 3가의 희토류 원소임), La1 - XCoX[Mn1 - ZCoZ]O3, Gd1 -XCaXMnO3, 및 Nd1 - XGdXMnO3에서 선택되는 것 중 적어도 하나의 일반식 (여기서 0 ≤X≤ 1 및 0 ≤Z＜ 1임) 에 의해 표현된 산화물인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 기재된 크로스 포인트 구조를 갖는 반도체 메모리 장치를 제조하기 위한 방법으로서,반도체 기판 상에, 하부 전극용의 하부 전극 재료 및 상기 하부 전극의 표면을 보호하기 위한 표면 보호층을 연속하여 증착하는 제 1 단계;하부 전극을 구성하기 위해, 하부 전극 마스킹을 이용하여 상기 하부 전극 재료 및 상기 표면 보호층을 패터닝하는 제 2 단계;상기 하부 전극 및 상기 표면 보호층 상에 제 1 절연 재료를 증착하는 제 3 단계;상기 표면 보호층을 노출시키기 위해, 상기 제 1 절연 재료를 평탄화하는 제 4 단계;상기 표면 보호층을 제거하는 제 5 단계;상기 하부 전극 및 상기 제 1 절연 재료 상에 페로브스카이트 재료의 메모리 재료를 증착하는 제 6 단계;상기 메모리 재료 상에 상부 전극용의 상부 전극 재료를 증착하는 제 7 단계;상부 전극을 구성하기 위해, 상부 전극 마스킹을 이용하여 상기 메모리 재료 및 상기 상부 전극 재료를 패터닝하는 제 8 단계; 및상기 상부 전극 상에 제 2 절연 재료를 증착하는 제 9 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 기재된 크로스 포인트 구조를 갖는 반도체 메모리 장치를 제조하기 위한 방법으로서,반도체 기판 상에, 하부 전극용의 하부 전극 재료를 증착하는 제 1 단계;하부 전극을 구성하기 위해, 하부 전극 마스킹을 이용하여 상기 하부 전극 재료를 패터닝하는 제 2 단계;상기 하부 전극 상에 제 1 절연 재료를 증착하는 제 3 단계;상기 하부 전극의 표면을 노출시키기 위해, 상기 제 1 절연 재료를 평탄화하는 제 4 단계;상기 하부 전극 및 상기 제 1 절연 재료 상에 페로브스카이트 재료의 메모리 재료를 증착하는 제 5 단계;상기 메모리 재료 상에 상부 전극용의 상부 전극 재료를 증착하는 제 6 단계;상부 전극을 구성하기 위해, 상부 전극 마스킹을 이용하여 상기 메모리 재료 및 상기 상부 전극 재료를 패터닝하는 제 7 단계; 및상기 상부 전극 상에 제 2 절연 재료를 증착하는 제 8 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 기재된 크로스 포인트 구조를 갖는 반도체 메모리 장치를 제조하기 위한 방법으로서,반도체 기판 상에 제 1 절연 재료를 증착하는 제 1 단계;하부 전극 마스킹을 이용하여 상기 제 1 절연 재료를 패터닝하는 제 2 단계;상기 제 2 단계에서 패터닝된 상기 제 1 절연 재료 상에 하부 전극용의 하부 전극 재료를 증착하는 제 3 단계;상기 제 1 절연 재료의 표면을 노출시키고 하부 전극을 구성하기 위해, 상기 하부 전극 재료를 평탄화하는 제 4 단계;상기 하부 전극 및 상기 제 1 절연 재료 상에 페로브스카이트 재료의 메모리 재료를 증착하는 제 5 단계;상기 메모리 재료 상에 상부 전극용의 상부 전극 재료를 증착하는 제 6 단계;상부 전극을 구성하기 위해, 상부 전극 마스킹을 이용하여 상기 메모리 재료 및 상기 상부 전극 재료를 패터닝하는 제 7 단계; 및상기 상부 전극 상에 제 2 절연 재료를 증착하는 제 8 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 하부 전극 마스킹에 의한 상기 패터닝 단계는 드라이 에칭의 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 평탄화 단계는 화학적 및 기계적 연마 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 상부 전극 마스킹에 의한 상기 패터닝 단계는 드라이 에칭의 공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 페로브스카이트 재료를 증착하는 상기 단계 이전에 메모리 회로를 패터닝하는 단계를 더 포함하는, 반도체 메모리 장치의 제조 방법.
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