KR20060054688A - 후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법 - Google Patents

후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법 Download PDF

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KR20060054688A
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Abstract

본 발명은 기판 후면에 입출력 단자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 개시된 본 발명은, 트랜지스터가 구비된 반도체 기판 위의 제1 층간절연막을 관통하여 반도체 기판 내부까지 이르는 전도성 패턴을 형성한다. 다음으로 전도성 패턴 상부면과 연결되는 금속배선 및 금속배선을 절연하는 제2 층간절연막을 형성하고 반도체 기판의 후면을 씨닝하여 전도성 패턴의 하부면을 반도체 기판 후면에 대해 돌출시킨다. 다음으로, 돌출된 전도성 패턴의 하부면을 덮어 싸도록 반도체 기판 후면에 후면절연막을 형성하고, 후면절연막에 음각구조를 형성하여 전도성 패턴의 하부면을 노출시킨다. 이어서 노출된 전도성 패턴의 하부면과 연결되는 입출력 단자를 기판 후면에 형성한다. 따라서 본 발명은 칩 스태킹 및 마운팅 등을 위한 반도체 장치의 접속 시 반도체 장치를 플립 시키지 않아도 되고 트랜지스터에서 발생하는 열을 신속히 전도 시킬 수 있도록 한다.
반도체, 기판, 후면, 입출력 단자, 스터드, 범프, 패드

Description

후면 입출력 단자를 갖는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING BACKSIDE INPUT OUTPUT TERMINAL AND METHOD OF MANUFACTURING THE SAME}
도 1a 내지 도 1n은 본 발명에 따른 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 과정 중, 전도성 패턴의 형성 및 전도성 패턴의 하부면 노출 방법을 설명하기 위한 단면도들,
도 2a 내지 도 2c는 전도성 패턴의 하부면 노출 이후, 본 발명의 일 실시예에 따라 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 방법을 설명하기 위한 단면도들,
도 3a 내지 도 3f는 전도성 패턴의 하부면 노출 이후, 본 발명의 다른 실시예에 따라 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 방법을 설명하기 위한 단면도들,
도 4a 내지 도 4e는 전도성 패턴의 하부면 노출 이후, 본 발명의 또 다른 실시예에 따라 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 방법을 설명하기 위한 단면도들,
도 5a 내지 도 5d는 본 발명의 실시예들에서 대머신 공정을 이용하여 후면 금속배선을 추가하는 방법을 설명하기 단면도들,
도 6a 내지 도 6c는 본 발명의 실시예들에서 식각 공정을 이용하여 후면 금속배선을 추가하는 방법을 설명하기 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100 : 반도체 기판 200 : 트랜지스터
300 : 제1 층간절연막 310, 314 : 음각패턴
320', 320'' : 내부절연막 330', 330'' : 라이너
340', 340'' : 금속몸체360, 362 : 전도성 패턴
400 : 금속배선410 : 제2 층간절연막
500 : 후면절연막 510 : 음각구조
520' : 장벽층530' : 전도성 스터드
540', 540'' : UBM층560, 562, 564 : 범프
570', 570'' : 장벽층580', 580'' : 패드
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판 후면에 입출력 단자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 장치의 입출력(Input Output; I/O) 단자는 반도체 장치의 금속배선 공정이 완료된 상부면에 본딩 패드(bonding pad)나 범프(bump)의 형태로 형성된다. 최근 반도체 장치의 금속배선이 점점 다층화 되고 금속배선을 절연시키는 층간절연막(inter-layer dielectric)이 저유전상수(low dielectric constant) 물질로 대체되고 있다. 그러나, 저유전상수 물질은 기존의 층간절연막으로 이용되던 실리콘산화물(SiO2) 계열의 절연막에 비해 낮은 기계적 강도와 낮은 열전도도를 나타낸다. 이로 인해 반도체 장치의 상부면에 형성된 패드를 통한 프로브 테스트(probe test) 및 와이어 본딩(wire bonding) 시 패드를 지지하고 있는 층간절연막이 파괴될 수 있으며, 또 반도체 장치를 플립(flip) 시켜 본딩 하는 경우에는 반도체 장치의 트랜지스터에서 발생하는 열을 적절히 전도시키지 못하는 문제점을 야기한다.
또한, 최근 입출력 단자 수의 증가 및 패기지(package) 크기의 감소 필요성에 따라 범프를 이용한 입출력과 플립칩(flip chip) 본딩이 확대되고 있지만, CMOS 이미지 센서와 같이 반도체 장치의 상부면을 통해 빛을 받아야 하는 경우와 같이, 반도체 장치의 상부면이 바깥으로 드러나 있어야 하는 경우에는 반도체 장치를 플립(flip)하여 본딩 하는 것이 불가능하다. 그러므로 이와 같은 반도체 장치에서 상부면에 범프를 형성하는 방법은 본딩 시의 문제점 때문에 적용되기가 곤란하였다.
또한, 멀티칩(multi chip) 제조를 위한 칩 스태킹(stacking)에서, 입출력 단자가 반도체 장치의 상부면에만 형성되면 칩과 칩을 직접 연결하는 것이 어려우므로 칩들을 스태킹 후 본딩 와이어를 스태킹된 칩 에지(edge) 상의 패드에 본딩 하여 칩 간을 연결하거나 PCB와 같은 기판을 사이에 두고 칩들을 스태킹 하여왔다. 이와 같이, 칩 스태킹에서 와이어링(wiring)이나 인쇄된 회로(printed circuit)를 통해 칩들이 연결되면 인덕턴스(inductance)가 증가하여 고주파 손실이 커지며, 와이어들 간에 크로스 토크가 증가될 뿐만 아니라 전자파간섭(Electro Magnetic Interference) 특성 또한 나빠질 수 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 입출력 단자 지지층의 기계적 강도를 증대시키고 범프를 통한 입출력 시 열전도도를 향상시키며 본딩 시에는 반도체 장치의 플립이 필요 없고, 또한 멀티칩 제조를 위한 칩 스태킹 시 칩 간의 직접 연결이 가능하도록 기판 후면에 입출력 단자를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 후면 입출력 단자를 갖는 반도체 장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 트랜지스터가 구비된 반도체 기판과, 상기 반도체 기판 위에 형성되되 상기 반도체 기판 내부 소정의 깊이까지 형성된 음각패턴의 입구부를 갖는 제1 층간절연막과, 상기 음각패턴 내부벽에 형성된 내부절연막과, 상기 음각패턴 내에 형성된 전도성 패턴과, 상기 제1 층간절연막 위에 형성되어 상기 전도성 패턴의 상부면과 연결되는 금속배선을 둘러싸는 제2 층간절연막과, 상기 반도체 기판의 씨닝된 후면에 형성되되 상기 씨닝된 후면에 대해 돌출된 상기 전도성 패턴의 하부면을 노출시키는 음각구조를 갖는 후면절연막 및, 상기 후면절연막 밑에 형성되어 상기 전도성 패턴의 하부면과 연결되는 입출력 단자를 포함하는 것을 특징으로 한다.
또한, 상기 다른 목적을 달성하기 위해, 본 발명에 따른 반도체 장치 제조 방법은, 트랜지스터가 구비된 반도체 기판 위에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상부로부터 상기 제1 층간절연막을 관통하여 상기 반도체 기판 내부 소정의 깊이까지 음각패턴을 형성하는 단계와, 상기 음각패턴 내부벽과 상기 제1 층간절연막 상부면에 내부절연막을 형성하는 단계와, 상기 내부절연막 전면에 라이너층을 형성하는 단계와, 상기 라이너층 전면에 전도성 금속층을 형성하여 상기 음각패턴을 매립하는 단계와, 상기 전도성 금속층과 라이너층을 적어도 상기 내부절연막이 노출될 때까지 제거하여 상기 음각패턴 내부를 채우는 전도성 패턴을 형성하는 단계와, 상기 결과물 위에 상기 전도성 패턴의 상부면과 연결되는 금속배선과 상기 금속배선을 둘러싸는 제2 층간절연막을 형성하는 단계와, 상기 반도체 기판의 후면을 씨닝하여 상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계와, 상기 돌출된 전도성 패턴의 하부면을 덮어 싸도록 상기 씨닝된 후면 전면에 후면절연막을 형성하는 단계와, 상기 후면절연막에 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계 및, 상기 노출된 전도성 패턴의 하부면과 연결되는 입출력 단자를 상기 후면절연막 밑에 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 내부절연막은 실리콘산화막(SiO2), 실리콘질화막(Si3N4), 실리콘탄화막(SiC) 또는 이들의 조합으로 이루어지며 CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition) 방법으로 증착하여 형성한다. 상기 라이너층은 Ti, TiN, TiSiN, Ta, TaN, TaSiN 또는 이들의 조합으로 이루어지고 PVD(Physical Vapor Deposition), CVD 또는 ALD 방법으로 형성한다. 상기 전도성 금속층은 CVD나 ALD 방법으로 형성되는 W, 또는 PVD나 도금 방법으로 형성되는 Cu로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 설명하기로 한다. 그러나, 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 내지 도 1n은 본 발명에 따른 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 과정 중, 전도성 패턴의 형성 및 전도성 패턴의 하부면 노출 공정으로서 입출력 단자를 기판 후면에 형성하기 전까지의 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 1a에 도시된 바와 같이 트랜지스터가 구비된 반도체 기판(100) 위에 제1 층간절연막(inter-layer dielectric)(300)을 형성한다. 반도체 기판으로는 일반적으로 Si 기판이 이용되지만 SOI(Silicon On Insulator) 기판 혹은 SiGe 에피층에 의해 격자가 변형된 Si층을 포함하는 기판을 사용할 수도 있다. 도시된 트랜지스터는 CMOS 트랜지스터의 일예로서, 상기 반도체 기판(100) 상에 필드산화막(210), 웰(220, 230), 게이트 전극(260)과 스페이서(270), 소오스 영역(240s, 250s) 및 드레인 영역(240d, 250d) 등을 형성함으로써 제작된다. 트랜지스터는 비단 CMOS 뿐만 아니라 Bipolar 혹은 BiCMOS 등 다양한 트랜지스터가 사용될 수 있다. 본 실시예에 사용된 반도체 기판 및 트랜지스터는 당업자에 의해 다양한 변경이 가능하므로 이에 대한 상세한 설명은 생략하고자 한다. 트랜지스터 형성이 완료된 후 게이트 전극(260) 및 소오스와 드레인 영역(240s, 250s, 240d, 250d)의 절연을 위해 상기 반도체 기판(100) 위에 제1 층간절연막(300)을 형성한다. 상기 제1 층간절연막(300)은 일반적으로 실리콘산화물(SiO2)을 근간으로 하는 물질을 CVD 방법으로 형성하며 실리콘질화막(Si3N4)이나 실리콘탄화막(SiC)을 에치스톱(etch stop)층이나 확산방지막으로 추가할 수 있다. 특히, SiO2층 형성 시 보론(B)이나 인(P)과 같은 원소를 도핑하여 갭필(gap fill) 및 게더링(gettering) 특성을 향상시킬 수 있다. 상기 제1 층간절연막(300)은 화학기계적 연마(chemical mechanical polishing)를 통해 표면을 평탄화 하여 후속 사진 및 식각 공정 등에서 결함 발생을 줄이도록 한다.
도 1b 및 도 1c를 참조하면, 먼저 도 1b에서 상기 제1 층간절연막(300) 상부로부터 제1 층간절연막(300)을 관통하여 상기 반도체 기판(100) 내부까지 음각패턴(310)을 형성한다. 상기 도시된 음각패턴(310)은 홀의 형태를 띤 것으로, 이 경우 홀의 직경은 약 0.2μm 내지 5μm 정도로 하는 것이 바람직하며, 반도체 기판(100) 내부까지의 깊이 d는 홀의 직경에 따라 약 8μm 내지 200μm로 하는 것이 바람직하다. 그리하여 상기 제1 층간절연막(300)은 상기 음각패턴(310)의 입구부(312)를 갖게 된다. 도 1c는 음각패턴(314)의 다른 예를 든 것으로, 상기 음각패턴(314)은 홀(H로 표시)과 상기 홀 상부와 연통되어 있는 트렌치(T로 표시)로 되어 있어 듀얼대머신(dual damascene)이 가능한 형태이다. 그러므로 상기 제1 층간절연막(300) 내의 상기 음각패턴(314)의 입구부(316)는 트렌치와 홀의 입구부로 구성되어 있다. 상기 음각패턴(314) 중, 홀의 직경은 약 0.2μm 내지 5μm 정도로 하는 것이 바람직하며, 반도체 기판(100) 내부까지의 깊이 d는 홀의 직경에 따라 약 8μm 내지 200μm로 하는 것이 바람직하다. 여기서, 상기 음각패턴(310, 314)이 통과하게 되는 트랜지스터의 영역은 도면과 같이 필드산화막(210) 영역이 될 수도 있고 액티브(active) 영역이 될 수도 있는데, 액티브 영역을 통과할 경우에는 게이트 전극(260)으로부터 멀리 떨어진 더미(dummy) 액티브 영역을 통과하게 하여 트랜지스터의 작동이 방해받지 않도록 한다. 상기 음각패턴(310, 314)의 형성과 함께 후면(backside) 공정에 이용될 얼라인 마크(align mark)를 위한 트렌치(도시하지 않음)도 형성할 수 있는데, 상기 얼라인 마크는 후면 구조물 패터닝 시, 상기 음각패턴(310, 314)에 의해 정의되는 구조물과 후면 구조물 간의 정확한 얼라인을 위해 이용된다.
이후, 도면의 단순화를 위하여 트랜지스터를 구성하는 필드산화막(210), 웰(220, 230), 게이트 전극(260)과 스페이서(270), 소오스 및 드레인 영역(240s, 250s, 240d, 250d)을 통합하여 트랜지스터(200)로 도시하기로 한다.
도 1d를 참조하면, 상기 음각패턴(310) 내부벽 및 상기 제1 층간절연막(300) 상부면에 내부절연막(320)을 형성하여 상기 반도체 기판(100)에서 상기 음각패턴(310) 내부벽으로 노출된 영역을 절연시킨다. 상기 내부절연막(320)은 실리콘산화막(SiO2), 실리콘질화막(Si3N4), 실리콘탄화막(SiC) 또는 이들의 조합으로 (예를 들면 Si3N4/SiO2) 이루어질 수 있다. 상기 내부절연막(320)은 CVD나 ALD 방법으로 증착하여 형성한다.
도 1e를 참조하면, 상기 내부절연막(320) 전면에 라이너층(330)을 형성한 다음, 상기 라이너층(330) 전면에 전도성 금속층(340)을 형성하여 상기 음각패턴(310)을 매립한다. 상기 라이너층(330)은 내부절연막(320) 표면에 상기 전도성 금속층(340)이 잘 접착할 수 있도록 하는 접착층(glue layer) 역할과 상기 전도성 금속층(340)을 이루는 원자가 상기 음각패턴(310) 외부로 확산되는 것을 방지하는 장벽(barrier) 역할을 한다. 상기 라이너층(330)은 Ti, TiN, TiSiN, Ta, TaN, TaSiN 또는 이들의 조합으로 이루어질 수 있다. 상기 라이너층(330)의 형성에는 PVD, CVD 또는 ALD 방법을 이용할 수 있다. 상기 전도성 금속층(340)은 상기 음각패턴(310)의 내부를 실질적으로 채우게 되는데 ALD나 CVD 방법으로 형성되는 텅스텐(W), 또는 PVD나 도금(plating) 방법으로 형성되는 구리(Cu)로 이루어질 수 있다. 아울러, 도시하지는 않았지만 후면 공정용 얼라인 마크제작에 필요한 트렌치도 상기 라이너층(330)과 전도성 금속층(340)에 의해 매립된다.
도 1f 및 도 1g를 참조하면, 먼저 도 1f에 도시된 바와 같이 상기 전도성 금속층(340)과 라이너층(330)을 상기 내부절연막(320)이 노출될 때까지 제거하여 상기 음각패턴(310) 내부를 채우는 전도성 패턴(360)을 형성한다. 또는, 도 1g와 같이 상기 전도성 금속층(340)과 라이너층(330)을 상기 제1 층간절연막(300)이 노출될 때까지 충분히 제거하여 상기 전도성 금속층(340) 또는 라이너층(330)의 잔여물(residue)이 남아있을 가능성을 더욱 낮추도록 한다. 상기 전도성 패턴(360)은 홀 형태의 음각패턴(310) 내에 형성되었기 때문에 플러그 형태를 띠게 된다. 상기 전도성 금속층(340)과 라이너층(330)의 제거는 화학기계적 연마 방법을 이용하는 것이 바람직하며, 전도성 금속층이 W로 이루어졌을 때는 에치백(etch back) 혹은 에치백과 화학기계적 연마 방법을 병행하여 이용할 수 있다. 상기 방법으로 형성된 전도성 패턴(360)은 외각이 내부절연막(320, 320')과 접촉하는 라이너(330')와 상기 라이너(330')로 둘러싸인 금속몸체(340')로 구성되게 된다. 이후의 도면들에서는 도면의 단순화를 위해 상기 제1 층간절연막(300)이 노출된 경우를 도시하기로 한다. 아울러, 도시하지는 않았지만 후면 공정에 이용될 얼라인 마크 제작에 필요한 트렌치 내에도 라이너와 금속몸체가 형성된다.
도 1h를 참조하면, 홀과 트렌치가 같이 형성된 도 1c의 음각패턴(314)으로부터 상술한 방법을 통하여 라이너(330'')와 금속몸체(340'')로 구성된 전도성 패턴(362)을 형성한다. 그러므로 상기 전도성 패턴(362)은 플러그(P로 표시)와 상기 플러그 상부와 연통되어 있는 라인(L로 표시)으로 구성된 형태를 띤다.
도 1i 및 도 1j를 참조하면, 먼저 도 1i에서 상기 제1 층간절연막(300) 위에 상기 전도성 패턴(360)의 상부면과 연결되는 금속배선(400)과, 상기 금속배선(400)을 둘러싸며 절연시키는 제2 층간절연막(410)을 형성한다. 도 1j는 듀얼대머신에 의해 형성된 전도성 패턴(362)을 나타내는데, 이 경우 금속배선(400)이 상기 전도성 패턴(362)의 라인(L로 표시) 위에 형성되므로 상기 금속배선(400)은 비아 형태인 것이 바람직하다. 이에 앞서, 도시하지는 않았지만 트랜지스터의 정션 혹은 게이트 전극과의 콘택(contact)을 위해 제1 층간절연막(300) 내에 W 또는 Cu 플러그나, 도핑된 폴리실리콘(poly silicon) 패드 전극을 형성한다. 상기 금속배선은(400)은 Al 또는 Cu로 구성된 라인 형태이거나, W 또는 Cu로 구성된 비아(via) 형태를 띤다. Al로 구성된 라인은 식각 공정을 통해 형성되며, Cu로 구성된 라인이나 W 및 Cu로 구성된 비아일 경우에는 대머신 공정을 통해 형성 된다. 상기 제2 층간절연막(410)은 실리콘산화물 또는 Applied Materials사의 Black Diamond와 같은 저유전상수 물질로 이루어지며, 금속 원자의 확산을 방지하기 위한 목적 등으로 실리콘질화막 또는 실리콘탄화막이 더해질 수 있다. 상기 제2 층간절연막(410) 및 그 이상의 층에는 금속배선을 비롯해 DRAM의 경우는 커패시터 및 폴리 플러그 등과 같은 구조가 포함될 수 있으며 RF 칩의 경우는 레지스터 및 인덕터 등의 구조가 포함될 수 있다. 제2 층간절연막(410) 이상의 층에서의 구조는 반도체 장치의 용도에 따라 당업자에 의해 다양한 변경이 가능하므로 이에 대한 상세한 설명은 생략하고자 한다.
도 1k 및 도 1l을 참조하면, 먼저 도 1k에 도시된 바와 같이 상기 반도체 기판(100)의 후면을 씨닝(thinning) 하되, 상기 전도성 패턴(360)의 하부면(364)이 상기 씨닝된 반도체 기판(100)의 후면(102)에 대해 돌출되도록 한다. 도면에서는 상기 전도성 패턴(360)의 금속몸체(340')가 노출되어 돌출된 경우를 예시하고 있지만 씨닝 공정을 제어하여 하부면의 라이너(330')가 제거되지 않도록 할 수 있다. 씨닝은 백그라인딩(back grinding), 화학기계적 연마 또는 식각에 의해 이루어진다. 상기 반도체 기판(100) 후면의 바람직한 씨닝 절차는, 먼저 백그라인딩에 의한 대량 제거(bulk removal)에 이어 화학기계적 연마 또는 식각에 의한 미세 제거(fine removal)를 이루도록 한다. 상기 반도체 기판(100)을 아주 얇게(예컨대 20μm 이하) 씨닝하고자 할 때는, 지지물(예컨대 다른 웨이퍼)에 상기 반도체 기판(100)을 부착시킨 후 씨닝 할 수 있다. 화학기계적 연마에 의한 미세 제거 시, 상기 전도성 패턴(360)은 연마 정지점(polishing end point)으로 이용되어 연마 공정을 제어하는데 이용될 수 있다. 이때, 연마 정지점에서 과연마(over polishing)를 하거나 연마 후 추가 식각을 통해 도시된 바와 같이 상기 반도체 기판(100)의 후면(102)이 상기 전도성 패턴(360)의 하부면(364)보다 리세스(recess)가 더되게 하여, 즉 상기 전도성 패턴(360)의 하부면(364)이 돌출되도록 하여, 후속 공정에서 상기 반도체 기판(100)을 절연시킬 수 있도록 한다. 한편, 화학기계적 연마 혹은 식각을 통한 씨닝에서 상기 반도체 기판(100) 대 내부절연막(320')의 연마 혹은 식각 선택비(selectivity)가 큰 경우 도 1l과 같이 상기 전도성 패턴(360)의 하부면이 내부절연막(320')으로 덮이게 된다. 이때, 씨닝을 충분히 하여 상기 전도성 패턴(360)의 드러나지 않은 하부면이 상기 씨닝된 반도체 기판(100) 후면(102)에 대해 돌출되도록 한다. 또한, 도시하지는 않았지만 후면 공정용 얼라인 마크도 상기 씨닝 공정에 의해 노출되도록 하여 후속 패터닝 공정에서 이용되도록 한다.
도 1m 및 1n을 참조하면, 먼저 도 1m에 도시된 바와 같이 상기 도 1k에서의 씨닝된 반도체 기판 구조물 후면에 후면절연막(500)을 형성하여 상기 돌출된 전도성 패턴(360)의 하부면을 덮어 쌓은 후, 상기 후면절연막(500)에 사진 및 식각 공정을 통해 음각구조(510)를 형성하여 상기 전도성 패턴(360)의 하부면(364)을 노출 시킨다. 한편 도 1n을 참조하면, 상기 도 1l의 후면에 후면절연막(500)을 형성한 다음, 상기 후면절연막(500)에 음각구조(510) 형성을 위한 식각 공정 시 상기 전도성 패턴(360) 하부면을 덮고 있는 내부절연막(320')을 동시에 식각 제거하여 상기 전도성 패턴(360)의 하부면을 노출시키도록 한다. 상기 음각구조(510)는 원형 내지는 다각형 디스크 모양인 것이 바람직하다. 이때, 도시하지는 않았지만 상기 전도성 패턴(360) 형성과 함께 제작된 얼라인 마크의 도움으로 상기 음각구조(510) 형성을 위한 패터닝 시, 상기 전도성 패턴(360)과 음각구조(510) 사이의 얼라인을 이룰 수 있다. 상기 후면절연막(500)은 CVD 방법으로 증착되는 실리콘산화막, 실리콘질화막, 실리콘탄화막 또는 이들의 조합으로 이루어지거나, 액상 도포에 이은 큐어링으로 형성 되는 BCB(BezoCycloButene)와 같은 폴리머로 이루어질 수 있다.
도 2a 내지 도 2c는 본 발명에 따른 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 과정 중, 상술한 제조 공정(도 1a 내지 도 1n) 이후부터 본 발명의 일 실시예에 따라 입출력 단자를 기판 후면에 형성하기까지의 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 상기 도 1m의 음각구조(510) 내부 및 상기 후면절연막(500) 하부면(502)에 장벽층(520)을 형성하여 상기 노출된 전도성 패턴(360)의 하부면(364)을 상기 장벽층(520)으로 덮은 다음, 상기 장벽층(520) 표면에 전도성 스터드(stud)층(530)을 형성하여 상기 음각구조(510)를 매립한다. 상기 장벽층(520)은 Ta, TaN, TaSiN 또는 이들의 조합으로 이루어질 수 있으며 PVD나 CVD 방법을 통해 형성한다. 상기 전도성 스터드층(530)은 Cu로 이루어지는 것이 바람직하며 PVD나 도금 방법을 통해 형성한다.
도 2b를 참조하면, 상기 전도성 스터드층(530)과 장벽층(520)을 상기 후면절연막(500)이 노출될 때까지 제거하여 상기 음각구조(510) 내부를 채우는 전도성 스터드(530')를 형성한다. 상기 전도성 스터드층(530)과 장벽층(520)의 제거는 화학기계적 연마 방법을 이용하는 것이 바람직하다. 상기 전도성 스터드(530')를 후면절연막(500)보다 돌출 시키려 할 경우, 화학기계적 연마에서 상기 장벽층(520)을 제거할 때 상기 전도성 스터드층(530)의 연마 속도가 상기 장벽층(520) 및 후면절연막(500)의 연마 속도보다 낮은 슬러리(slurry)를 이용한다. 예를 들면, 실리콘산화막(SiO2)으로 이루어진 후면절연막(500), Ta로 이루어진 장벽층(520) 그리고 Cu로 이루어진 전도성 스터드층(530)의 경우, 음각구조(510) 바깥의 Cu를 제거한 후 Rodel 사의 CuS-1201 슬러리로 Ta와 일정 두께의 SiO2를 제거할 때 Cu:Ta:SiO2의 연마 속도비가 대략 1:4:6 정도이므로 Cu로 이루어진 전도성 스터드(530')는 도 2c와 같이 돌출하게 된다. 상기 전도성 스터드(530')를 돌출시키는 또 다른 방법은, 화학기계적 연마를 마친 후, 후면절연막(500)의 식각 속도가 전도성 스터드(530')의 식각 속도보다 더 큰 환경 하에서 식각하게 되면 상기 전도성 스터드(530')가 돌출하게 된다. 예를 들면, 위에서 예로 든 물질(SiO2, Ta 그리고 Cu)로 이루어진 구조에서 화학기계적 연마로 전도성 스터드(530')를 형성한 후에 상기 반도체 기판(100)을 희석된 HF나 BOE(Buffered Oxide Etchant)에 넣어 식각하게 되면 후면절연막 SiO2의 식각 속도가 상대적으로 빠르기 때문에 상기 전도성 스터드(530')의 돌출을 이룰 수 있게 된다.
상술한 일 실시예의 도면에서는 도면의 단순화를 목적으로 전도성 스터드(530') 하나당 하나의 전도성 패턴(360)이 형성되어 장벽층(520')에 연결되었지만 전기 저항을 줄이거나 열전도를 빨리 할 목적 등으로 전도성 스터드 하나당 복수개의 전도성 패턴을 형성하여 장벽층에 연결할 수 있다.
상술한 제조 방법을 통하여 기판의 후면에 전도성 스터드를 형성할 수 있으며, 이러한 전도성 스터드는 칩 스태킹과 같은 반도체 장치 사이의 수직 연결 시 다른 반도체 장치의 상부면에 형성된 전도성 스터드와 열적 확산(thermal diffusion) 방법으로 본딩될 수 있고, 이때 전도성 스터드가 후면에 형성된 반도체 장치는 플립(flip) 시킬 필요가 없는 장점이 있다. 또한, 기존의 방법으로 반도체 장치의 상부면에 전도성 스터드를 형성하고 또 상술한 방법으로 상기 반도체 장치의 후면에 전도성 스터드를 형성하게 되면 상기 반도체 장치는 상부면과 후면에 각각 입출력 단자를 갖게되며, 이는 3개 이상의 칩을 스태킹 함에 있어서 와이어나 PCB 도움없이 칩들 간의 직접 연결을 구현 할 수 있게 한다.
도 3a 내지 도 3f는 본 발명에 따른 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 과정 중, 상술한 제조 공정(도 1a 내지 도 1n) 이후부터 본 발명의 다른 실시예에 따라 입출력 단자를 기판 후면에 형성하기까지의 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 상기 도 1m의 음각구조(510) 내부 및 상기 후면절연막(500) 하부면(502)에 UBM(Under Bump Metal)층(540)을 형성하여 상기 노출된 전도성 패턴(360)의 하부면(364)을 상기 UBM층(540)으로 덮는다. 이어서, 패터닝 공정을 통해 상기 UBM층(540) 중 상기 음각구조(510) 내부 및 상기 음각구조(510)와 인접한 상기 후면절연막(500) 하부면에 형성된 부분은 노출시키고 나머지는 부도체층(550)으로 마스킹 한다. 상기 UBM층(540)은 Ti, Ta, Cr, Ni, Cu, Pd, Au 또는 이들의 조합으로 이루어질 수 있으며 PVD나 도금 방법을 통해서 형성된다. 마스킹을 위한 상기 부도체층(550)으로는 실리콘산화막과 같은 무기 절연물질이나 포토레지스트를 이용할 수 있다. 무기 절연 물질은 포토레지스트에 비하여 열안정성이 뛰어나나 무기 절연 물질 제거에 따른 추가 공정이 필요하다. 그러므로 후속 공정이 도금과 같이 높은 온도 상승을 필요로 하지 않는 경우 마스킹을 위한 부도체층으로서 포토레지스트를 이용하는 것이 바람직하다.
도 3b를 참조하면, 상기 구조물에서 노출된 UBM층(540) 표면에 범프 물질을 도금 방법으로 형성한 후 상기 부도체층(550)과 부도체층에 의해 마스킹된 UBM층을 제거하면 상기 후면절연막(500)에 대하여 돌출된 범프(560)가 형성된다. 상기 범프(560)는 UBM층(540')을 통해 상기 전도성 패턴(360)과 연결된다. 도금 후 범프의 모양형성(shaping)이 필요하지 않을 경우, 범프 물질로는 Au나 Cu가 바람직하고, 리플로우(reflow)를 통해 모양형성이 요구되는 솔더(solder) 범프의 경우에는 Pb, Sn, Sb, Cu, Ni, Ag, Bi, In, Zn 중에 선택된 금속들의 합금(예컨대 Pb-Sn 혹은 Sn-Ag-Cu)이 이용될 수 있다. 솔더 범프의 경우는, 상기 범프(560)를 리플로우시켜 도 3c에 도시된 바와 같이 구형 또는 반구형에 가까운 범프(560')로 모양을 바꿀 수 있다.
도 3d 내지 도 3f는 범프 형성 방법의 다른 예를 든 것이다. 먼저 도 3d를 참조하면, 상기 도 1m의 음각구조(510) 내부 및 상기 후면절연막(500) 하부면(502)에 UBM층(540)을 형성하여 상기 노출된 전도성 패턴(360)의 하부면을 상기 UBM층(540)으로 덮는다. 이어서, 패터닝 공정을 통해 상기 UBM층(540) 중, 상기 음각구조(510) 내의 전도성 패턴(360)의 하부면 및 상기 하부면과 인접한 상기 음각구조(510)의 수평 벽면을 덮고 있는 부분은 노출시키고 나머지는 포토레지스트와 같은 부도체층(552)으로 마스킹 한다. 즉, 노출된 영역이 상기 음각구조(510)를 벗어나지 않도록 한다. 그다음, 도 3e에 도시된 바와 같이, 상기 구조물에서 노출된 UBM층(540) 표면에 범프 물질을 도금 방법으로 형성한 후 상기 부도체층(552)과 부도체층에 의해 마스킹된 UBM층(540)을 제거하면 범프(562)가 형성된다. 이와 같이 상기 UBM층(540)의 노출을 상기 음각구조(510) 내부로 한정하면 도금 두께를 조절함으로써 도 3f와 같이 상기 음각구조(510) 바깥으로 드러나지 않는 범프(564)를 제작 할 수 있다. 즉, 도면상에서, 범프의 하부면(566)이 상기 후면절연막(500)의 하부면(502)에 의해 정의되는 레벨 L(점선으로 도시됨)보다 높게 되도록 범프(564)를 제작할 수 있다.
상술한 실시예의 도면에서는 도면의 단순화를 목적으로 범프(560, 562, 564) 하나당 하나의 전도성 패턴(360)이 형성되어 UBM층(540', 540'')에 연결되었지만 전기 저항을 줄이거나 열전도를 빨리 할 목적 등으로 범프 하나당 복수개의 전도성 패턴을 형성하여 UBM층에 연결할 수 있다.
상술한 제조 방법을 통하여 기판의 후면에 범프를 형성할 수 있으며, 이러한 범프는 반도체 장치를 플립하지 않고 PCB나 글래스(glass)에 마운팅(mounting) 하는 것을 가능 하게한다. 또한, 상기 범프는 칩 스태킹에도 이용될 수 있는데, 스택을 이룰 다른 반도체 장치 상부면에 상기 범프에 대응하는 금속 패드를 형성한 후 범프와 금속패드를 솔더링 등을 통해 본딩하면 두 반도체 장치가 플립됨이 없이 직접연결 될 수 있는 장점이 있다.
도 4a 내지 도 4e는 본 발명에 따른 기판 후면에 입출력 단자를 갖는 반도체 장치 제조 과정 중, 상술한 제조 공정(도 1a 내지 도 1n) 이후부터 본 발명의 또 다른 실시예에 따른 입출력 단자를 기판 후면에 형성하기까지의 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 상기 도 1m의 음각구조(510) 내부 및 상기 후면절연막(500) 하부면(502)에 장벽층(570)을 형성하여 상기 노출된 전도성 패턴(360)의 하부면(364)을 상기 장벽층(570)으로 덮은 다음 상기 장벽층(570) 표면에 패드층(580)을 형성한다. 이어서, 사진 공정을 통해 상기 패드층(580) 중 상기 음각구조(510) 내부 및 상기 음각구조(510)와 인접한 상기 후면절연막(500) 하부면을 덮고 있는 부분을 포토레지스트(590)로 마스킹 한다. 상기 장벽층(570)은 Ti, TiN, Ta, TaN 또는 이들의 조합으로 이루어질 수 있으며 PVD 방법을 통해서 형성된다. 상기 패드층(580)은 Al 또는 Al 합금으로 이루어지거나 Ni, Ti, Cr, Cu, Au의 조합으로 구성된 다층 형태로 이루어지며 PVD나 도금 방법을 통해서 형성된다.
도 4b를 참조하면, 상기 포토레지스트(590)에 의해 마스킹된 영역 밖의 상기 패드층(580)과 장벽층(570)을 식각 제거한 후 상기 포토레지스트(590)를 제거하면 상기 전도성 패턴(360)과 전기적으로 연결된 패드(580')가 상기 음각구조(510) 내부 및 상기 음각구조(510)와 인접한 상기 후면절연막(500) 하부면 위에 형성된다.
도 4c 내지 도 4e를 참조하면, 이는 패드 형성 방법의 다른 예를 든 것으로 먼저 도 4c에 도시된 바와 같이 상기 도 1m의 음각구조(510) 내부 및 상기 후면절연막(500) 하부면(502)에 장벽층(570)을 형성하여 상기 노출된 전도성 패턴(360)의 하부면(364)을 상기 장벽층(570)으로 덮은 다음 상기 장벽층(570) 표면에 패드층(580)을 형성한다. 그다음, 도 4d에 도시된 바와 같이 상기 음각구조(510) 내부를 제외한 영역에 있는 상기 패드층(580)과 장벽층(570)을 선택적으로 제거하면 상기 전도성 패턴(360)과 장벽층(570'')을 통해 연결된 패드(580'')가 음각구조 내부에 형성된다. 그러므로 상기 패드(580'')는 상기 음각구조(510) 바깥으로 드러나지 않게 된다. 여기서, 상기 패드층(580)과 장벽층(570)의 선택적 제거는 화학기계적 연마 방법을 이용하거나, 도 4e에 도시된 바와 같이 상기 도 4c의 구조물 후면에 포토레지스트나 SOG(Spin On Glass)와 같은 액상 물질(592)을 도포하여 큐어링한 후 에치백(etch back) 하는 공정을 이용할 수 있다.
상술한 실시예의 도면에서는 도면의 단순화를 목적으로 패드(580', 580'') 하나당 하나의 전도성 패턴(360)이 형성되어 장벽층(570', 570'')에 연결되었지만 전기 저항을 줄이거나 열전도를 빨리 할 목적 등으로 패드 하나당 다수개의 전도성 패턴을 형성하여 장벽층에 연결할 수 있다.
상술한 제조 방법을 통하여 기판의 후면에 패드를 형성할 수 있다. Al이나 Al 합금으로 이루어진 패드는 기존의 본딩 패드와 같이 반도체 장치를 프로브 테스트하고 또 와이어 본딩에 이용될 수 있다. 저유전상수 물질과 같이 기계적 강도가 약한 물질이 금속간 절연층으로 사용된 반도체 장치의 경우, 상기와 같이 후면에 형성된 패드는 기판이 지지층이 되므로 프로브 테스트 혹은 와이어 본딩 시 쉽게 파괴되지 않는 장점이 있다. 또한, 프로브 테스트 이후 패드 표면에 UBM층을 형성한 다음 도금을 통해 범프를 형성하는 공정을 더 추가할 수 있다. 다층 형태의 패드는, 최상부층을 산화막이 형성되지 않거나 쉽게 제거되는 Au, Ni 또는 Cu로 형성하여 칩 스태킹 시 다른 반도체 장치에 형성된 범프와 본딩되어 두 반도체 장치를 직접 연결하는데 이용될 수 있다.
상술한 실시예들에서는 전도성 패턴과 후면 입출력 단자들이 직접 연결되는 경우만 예시되었지만, 전도성 패턴들 간의 연결이나 후면 입출력 단자의 위치 이동 등을 위해서 전도성 패턴과 후면 입출력 단자 사이에 후면 금속배선을 추가할 수 있다.
도 5a 내지 도 5d는 상술한 실시예들에서 대머신 공정을 이용하여 후면 금속배선을 추가하는 방법을 설명하기 단면도들이다.
도 5a를 참조하면, 이는 도 1k 이후의 공정을 나타내는 것으로 도 1m과 유사하게 상기 전도성 패턴(360)의 하부면을 덮어 싸도록 씨닝된 반도체 기판(100) 후면에 후면절연막(500)을 형성한 다음, 후면 금속배선 영역을 정의하는 트렌치(600)를 형성하여 전도성 패턴(360)의 하부면(364)을 노출시킨다. 여기서 상기 트렌치(600)는 상기 전도성 패턴(360)의 하부면(364)을 노출시키는 동시에 주위로 확장되어 도시하지는 않았지만 다른 전도성 패턴의 하부면을 노출시킬 수 있다.
도 5b 및 도 5c를 참조하면, 먼저 도 5b에 도시된 바와 같이 상기 트렌치(600) 내부 및 후면절연막(500) 하부면에 배선장벽층(610)과 금속배선층(620)을 순차적으로 형성하여 상기 트렌치(600)를 매립한다. 이어서, 상기 금속배선층(620)과 배선장벽층(610)을 상기 후면절연막(500)이 노출될 때까지 제거하면 도 5c와 같이 상기 트렌치(600) 내부에 상기 전도성 패턴(360)의 하부면과 연결된 배선장벽층(610')과 금속배선층(620')으로 구성된 후면 금속배선(630)이 완성된다. 도시 하지는 않았지만, 다른 전도성 패턴들의 하부면을 상기 후면 금속배선(630)에 의해 연결할 수 있다. 상기 배선장벽층(610)은 Ti, TiN, Ta, TaN, TaSiN 또는 이들의 조합으로 이루어질 수 있다. 상기 금속배선층(620)은 W 또는 Cu로 이루어지는 것이 바람직하다. 상기 후면 금속배선(630) 형성을 위한 상기 금속배선층(620) 및 배선장벽층(610)의 제거는 화학기계적 연마 방법을 이용하는 것이 바람직하다.
도 5d를 참조하면, 상기 결과물 후면 전체에 후면 금속배선간 절연막(640)을 형성한 다음 사진 및 식각 공정을 통해 후면 입출력 단자 형성을 위한 음각구조(650)를 형성하여 상기 후면 금속배선(630)을 노출시킨다. 상기 후면 금속배선간 절연막(640)은 실리콘산화막, 실리콘질화막, 실리콘탄화막 또는 이들의 조합으로 이루어지거나, BCB(BezoCycloButene)와 같은 폴리머로 이루어질 수 있다. 이후의 공정은, 후면 입출력 단자의 종류에 따라 상술한 실시예들의 도 2a, 도 3a 또는 도 4a에 해당하는 공정과 이에 따르는 후속 공정들과 동일하게 진행된다. 이때, 상기 노출된 후면 금속배선(630)은 상술한 실시예들에서의 노출된 전도성 패턴(360)에 해당하며, 후면 금속배선간 절연막(640)은 후면절연막(500)에 해당한다.
상술한 후면 금속배선 형성 방법은 대머신 공정을 이용하여 이루어 졌는데, 식각 방법에 의해서도 후면 금속배선의 형성이 가능하다. 도 6a 내지 도 6c는 상술한 실시예들에서 식각 공정을 이용하여 후면 금속배선을 추가하는 방법을 설명하기 단면도들이다.
도 6a를 참조하면, 이는 도 1k 이후의 공정을 나타내는 것으로 도 1m과 동일하게 상기 전도성 패턴(360)의 하부면을 덮어 싸도록 씨닝된 반도체 기판(100) 후면에 후면절연막(500)을 형성한 다음, 상기 후면절연막(500)에 제1 음각구조(512)를 형성하여 상기 전도성 패턴(360)의 하부면(364)을 노출시킨다.
도 6b를 참조하면, 상기 제1 음각 구조(512) 내부 및 후면절연막(500) 하부면에 배선장벽층(660)과 금속배선층(670)을 순차적으로 형성하고, 배선이 형성될 영역을 포토레지스트(680)로 마스킹 한다. 상기 배선장벽층(660)은 Ti, TiN TiSiN 또는 이들의 조합으로 이루어질 수 있다. 상기 금속배선층(670)은 Al 또는 Al 합금으로 이루어지는 것이 바람직하다.
도 6c를 참조하면, 상기 포토레지스트(680)를 마스크 삼아 상기 금속배선층(670)과 배선장벽층(660)을 식각한 후 포토레지스트(680)를 제거하면, 상기 전도성 패턴(360)의 하부면과 연결된 배선장벽층(660')과 금속배선층(670')으로 구성된 후면 금속배선(690)이 완성된다. 도시 하지는 않았지만, 다른 전도성 패턴들의 하부면을 상기 후면 금속배선(690)에 의해 연결할 수 있다. 이어서 상기 후면 금속배선을 둘러싸도록 상기 결과물 후면 전체에 후면 금속배선간 절연막(700)을 형성한 다음 사진 및 식각 공정을 통해 후면 입출력 단자 형성을 위한 제2 음각구조(710)를 형성하여 상기 후면 금속배선(690)을 노출시킨다. 상기 후면 금속배선간 절연막(700)은 실리콘산화막, 실리콘질화막, 실리콘탄화막 또는 이들의 조합으로 이루어지거나, BCB와 같은 폴리머로 이루어질 수 있다. 이후의 공정은, 후면 입출력 단자의 종류에 따라 상술한 실시예들의 도 2a, 도 3a 또는 도 4a에 해당하는 공정과 이에 따르는 후속 공정들과 동일하게 진행된다. 이때, 상기 노출된 후면 금속배선(690)은 상술한 실시예들에서의 노출된 전도성 패턴(360)에 해당하며, 후면 금속배선간 절연막(700)은 후면절연막(500)에 해당한다.
이상 상술한 바와 같이, 본 발명은 기판 후면에 전도성 스터드 또는 범프를 형성함으로써 칩 스태킹 및 마운팅 등을 위한 반도체 장치의 접속 시 반도체 장치를 플립 시키지 않아도 되고 트랜지스터에서 발생하는 열을 신속히 전도 시킬 수 있도록 한다. 또한, 본 발명은 기판 후면에 패드를 형성함으로써 프로브 테스트 및 와이어 본딩 시 일어날 수 있는 기계적 결함을 최소화 할 수 있고 이로부터 다양한 금속간 절연물질을 반도체 장치 제조에 이용할 수 있도록 한다.
한편, 본 발명은 상술한 실시 예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (56)

  1. 트랜지스터가 구비된 반도체 기판;
    상기 반도체 기판 위에 형성되되, 상기 반도체 기판 내부 소정의 깊이까지 형성된 음각패턴의 입구부를 갖는 제1 층간절연막;
    상기 음각패턴 내부벽에 형성된 내부절연막;
    상기 음각패턴 내에 형성된 전도성 패턴;
    상기 제1 층간절연막 위에 형성되어 상기 전도성 패턴의 상부면과 연결되는 금속배선을 둘러싸는 제2 층간절연막;
    상기 반도체 기판의 씨닝된 후면에 형성되되, 상기 씨닝된 후면에 대해 돌출된 상기 전도성 패턴의 하부면을 노출시키는 음각구조를 갖는 후면절연막; 및
    상기 후면절연막 밑에 형성되어 상기 전도성 패턴의 하부면과 연결되는 입출력 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 음각패턴은 홀의 형태인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 음각패턴은 홀과, 상기 홀 상부와 연통되어 있는 트렌치로 구성되어 있는 형태인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 내부절연막은 실리콘산화막, 실리콘질화막, 실리콘탄화막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 전도성 패턴은 플러그 형태인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 전도성 패턴은 플러그와, 상기 플러그 상부와 연통되어 있는 라인으로 구성되어 있는 형태인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 전도성 패턴은 라이너와 금속몸체로 이루어진 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 라이너는 Ti, TiN, TiSiN, Ta, TaN, TaSiN 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 금속몸체는 W 또는 Cu로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 후면절연막은 실리콘산화막, 실리콘질화막, 실리콘탄화막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 후면절연막은 폴리머로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 입출력 단자에 적어도 하나 이상의 전도성 패턴 하부면이 연결되는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 전도성 패턴의 하부면과 입출력 단자 사이에 후면 금속배선이 더 형성된 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서,
    상기 입출력 단자는 상기 음각구조 내부에 형성된 장벽층과 상기 장벽층 표면에 형성되어 상기 음각구조 내부를 채우는 전도성 스터드로 구성된 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 장벽층은 Ta, TaN, TaSiN 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 전도성 스터드는 Cu로 이루어진 것을 특징으로 하는 반도체 장치.
  17. 제 1항에 있어서,
    상기 입출력 단자는 상기 음각구조 내부 및 상기 음각구조와 인접한 상기 후면절연막 하부면에 형성된 UBM층과 상기 UBM층 표면에 형성된 범프로 구성된 것을 특징으로 하는 반도체 장치.
  18. 제 1항에 있어서,
    상기 입출력 단자는 상기 음각구조 내부 중 상기 전도성 패턴의 하부면 및 상기 하부면과 인접한 상기 음각구조의 수평 벽면에 형성된 UBM층과 상기 UBM층 표면에 형성된 범프로 구성된 것을 특징으로 하는 반도체 장치.
  19. 제 17항 또는 제 18항에 있어서,
    상기 UBM층은 Ti, Ta, Cr, Ni, Cu, Pd, Au 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 장치.
  20. 제 17항 또는 제 18항에 있어서,
    상기 범프는 Au 또는 Cu로 이루어지는 것을 특징으로 하는 반도체 장치.
  21. 제 17항 또는 제 18항에 있어서,
    상기 범프는 솔더 범프로 이루어지는 것을 특징으로 하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 솔더 범프는 Pb, Sn, Sb, Cu, Ni, Ag, Bi, In, Zn 중 선택된 금속들의 합금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  23. 제 18항에 있어서,
    상기 범프는 상기 음각구조 바깥으로 드러나지 않는 것을 특징으로 하는 반도체 장치.
  24. 제 1항에 있어서,
    상기 입출력 단자는 상기 음각구조 내부 및 상기 음각구조와 인접한 상기 후면절연막 하부면에 형성된 장벽층과 상기 장벽층 표면에 형성된 패드로 구성된 것을 특징으로 하는 반도체 장치.
  25. 제 1항에 있어서,
    상기 입출력 단자는 상기 음각구조 내부에 형성된 장벽층과 상기 장벽층 표면에 형성된 패드로 구성된 것을 특징으로 하는 반도체 장치.
  26. 제 24항 또는 제 25항에 있어서,
    상기 장벽층은 Ti, TiN, Ta, TaN 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 장치.
  27. 제 24항 또는 제 25항에 있어서,
    상기 패드는 Al 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  28. 제 24항 또는 제 25항에 있어서,
    상기 패드는 Ni, Ti, Cr, Cu, Au의 조합으로 구성된 다층 형태로 이루어지는 것을 특징으로 하는 반도체 장치.
  29. 제 25항에 있어서,
    상기 패드는 상기 음각구조 바깥으로 드러나지 않는 것을 특징으로 하는 반도체 장치.
  30. 트랜지스터가 구비된 반도체 기판 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상부로부터 상기 제1 층간절연막을 관통하여 상기 반도체 기판 내부 소정의 깊이까지 음각패턴을 형성하는 단계;
    상기 음각패턴 내부벽과 상기 제1 층간절연막 상부면에 내부절연막을 형성하는 단계;
    상기 내부절연막 전면에 라이너층을 형성하는 단계;
    상기 라이너층 전면에 전도성 금속층을 형성하여 상기 음각패턴을 매립하는 단계;
    상기 전도성 금속층과 라이너층을 적어도 상기 내부절연막이 노출될 때까지 제거하여 상기 음각패턴 내부를 채우는 전도성 패턴을 형성하는 단계;
    상기 결과물 위에 상기 전도성 패턴의 상부면과 연결되는 금속배선과 상기 금속배선을 둘러싸는 제2 층간절연막을 형성하는 단계;
    상기 반도체 기판의 후면을 씨닝하여 상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계;
    상기 돌출된 전도성 패턴의 하부면을 덮어 싸도록 상기 씨닝된 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 음각구조 내부 및 상기 후면절연막 하부면에 장벽층을 형성하는 단계;
    상기 장벽층 표면에 전도성 스터드층을 형성하여 상기 음각구조를 매립하는 단계; 및
    상기 전도성 스터드층과 장벽층을 상기 후면절연막이 노출될 때까지 제거하여 상기 음각구조 내부를 채우는 전도성 스터드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  31. 트랜지스터가 구비된 반도체 기판 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상부로부터 상기 제1 층간절연막을 관통하여 상기 반도체 기판 내부 소정의 깊이까지 음각패턴을 형성하는 단계;
    상기 음각패턴 내부벽과 상기 제1 층간절연막 상부면에 내부절연막을 형성하는 단계;
    상기 내부절연막 전면에 라이너층을 형성하는 단계;
    상기 라이너층 전면에 전도성 금속층을 형성하여 상기 음각패턴을 매립하는 단계;
    상기 전도성 금속층과 라이너층을 적어도 상기 내부절연막이 노출될 때까지 제거하여 상기 음각패턴 내부를 채우는 전도성 패턴을 형성하는 단계;
    상기 결과물 위에 상기 전도성 패턴의 상부면과 연결되는 금속배선과 상기 금속배선을 둘러싸는 제2 층간절연막을 형성하는 단계;
    상기 반도체 기판의 후면을 씨닝하여 상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계;
    상기 돌출된 전도성 패턴의 하부면을 덮어 싸도록 상기 씨닝된 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 음각구조 내부 및 상기 후면절연막 하부면에 UBM층을 형성하는 단계;
    상기 UBM층 중 상기 음각구조 내부 및 상기 음각구조와 인접한 상기 후면절연막 하부면에 형성된 부분은 노출시키고 나머지는 부도체층으로 마스킹 하는 단계;
    상기 노출된 UBM층 표면에 범프 물질을 형성하는 단계; 및
    상기 부도체층 및 상기 부도체층에 의해 마스킹된 UBM층을 제거하여 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  32. 트랜지스터가 구비된 반도체 기판 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상부로부터 상기 제1 층간절연막을 관통하여 상기 반도체 기판 내부 소정의 깊이까지 음각패턴을 형성하는 단계;
    상기 음각패턴 내부벽과 상기 제1 층간절연막 상부면에 내부절연막을 형성하는 단계;
    상기 내부절연막 전면에 라이너층을 형성하는 단계;
    상기 라이너층 전면에 전도성 금속층을 형성하여 상기 음각패턴을 매립하는 단계;
    상기 전도성 금속층과 라이너층을 적어도 상기 내부절연막이 노출될 때까지 제거하여 상기 음각패턴 내부를 채우는 전도성 패턴을 형성하는 단계;
    상기 결과물 위에 상기 전도성 패턴의 상부면과 연결되는 금속배선과 상기 금속배선을 둘러싸는 제2 층간절연막을 형성하는 단계;
    상기 반도체 기판의 후면을 씨닝하여 상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계;
    상기 돌출된 전도성 패턴의 하부면을 덮어 싸도록 상기 씨닝된 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 음각구조 내부 및 상기 후면절연막 하부면에 UBM층을 형성하는 단계;
    상기 UBM층 중, 상기 전도성 패턴의 하부면 및 상기 하부면과 인접한 상기 음각구조의 수평 벽면을 덮고 있는 부분은 노출시키고 나머지는 부도체층으로 마스킹 하는 단계;
    상기 노출된 UBM층 표면에 범프 물질을 형성하는 단계; 및
    상기 부도체층 및 상기 부도체층에 의해 마스킹된 UBM층을 제거하여 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  33. 트랜지스터가 구비된 반도체 기판 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상부로부터 상기 제1 층간절연막을 관통하여 상기 반도체 기판 내부 소정의 깊이까지 음각패턴을 형성하는 단계;
    상기 음각패턴 내부벽과 상기 제1 층간절연막 상부면에 내부절연막을 형성하는 단계;
    상기 내부절연막 전면에 라이너층을 형성하는 단계;
    상기 라이너층 전면에 전도성 금속층을 형성하여 상기 음각패턴을 매립하는 단계;
    상기 전도성 금속층과 라이너층을 적어도 상기 내부절연막이 노출될 때까지 제거하여 상기 음각패턴 내부를 채우는 전도성 패턴을 형성하는 단계;
    상기 결과물 위에 상기 전도성 패턴의 상부면과 연결되는 금속배선과 상기 금속배선을 둘러싸는 제2 층간절연막을 형성하는 단계;
    상기 반도체 기판의 후면을 씨닝하여 상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계;
    상기 돌출된 전도성 패턴의 하부면을 덮어 싸도록 상기 씨닝된 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 음각구조 내부 및 상기 후면절연막 하부면에 장벽층을 형성하는 단계;
    상기 장벽층 표면에 패드층을 형성하는 단계; 및
    상기 음각구조 내부 및 상기 음각구조와 인접한 상기 후면절연막 하부면 영역을 제외한 나머지 영역에 있는 상기 패드층과 장벽층을 사진 및 식각 공정으로 제거하여 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  34. 트랜지스터가 구비된 반도체 기판 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상부로부터 상기 제1 층간절연막을 관통하여 상기 반도체 기판 내부 소정의 깊이까지 음각패턴을 형성하는 단계;
    상기 음각패턴 내부벽과 상기 제1 층간절연막 상부면에 내부절연막을 형성하는 단계;
    상기 내부절연막 전면에 라이너층을 형성하는 단계;
    상기 라이너층 전면에 전도성 금속층을 형성하여 상기 음각패턴을 매립하는 단계;
    상기 전도성 금속층과 라이너층을 적어도 상기 내부절연막이 노출될 때까지 제거하여 상기 음각패턴 내부를 채우는 전도성 패턴을 형성하는 단계;
    상기 결과물 위에 상기 전도성 패턴의 상부면과 연결되는 금속배선과 상기 금속배선을 둘러싸는 제2 층간절연막을 형성하는 단계;
    상기 반도체 기판의 후면을 씨닝하여 상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계;
    상기 돌출된 전도성 패턴의 하부면을 덮어 싸도록 상기 씨닝된 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 음각구조 내부 및 상기 후면절연막 하부면에 장벽층을 형성하는 단계;
    상기 장벽층 표면에 패드층을 형성하는 단계; 및
    상기 음각구조 내부를 제외한 영역에 있는 상기 패드층과 장벽층을 선택적으로 제거하여 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  35. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 제1 층간절연막은 화학기계적 연마에 의해 평탄화 된 것을 특징으로 하는 반도체 장치 제조 방법.
  36. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 음각패턴은 홀의 형태인 것을 특징으로 하는 반도체 장치 제조 방법.
  37. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 음각패턴은 홀과 상기 홀 상부와 연통되어 있는 트렌치로 구성되어 있는 형태인 것을 특징으로 하는 반도체 장치 제조 방법.
  38. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 내부절연막은 CVD 또는 ALD에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  39. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 금속층 및 라이너층의 제거는 화학기계적 연마 방법에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  40. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 금속층 및 라이너층의 제거는 에치백에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  41. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 금속층 및 라이너층의 제거는 상기 내부절연막이 노출될 때까지 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  42. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 금속층 및 라이너층의 제거는 상기 제1 층간절연막이 노출될 때까지 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  43. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 패턴은 플러그 형태인 것을 특징으로 하는 반도체 장치 제조 방법.
  44. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 패턴은 플러그와 상기 플러그 상부와 연통되어 있는 라인으로 구성되어 있는 형태인 것을 특징으로 하는 반도체 장치 제조 방법.
  45. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 반도체 기판의 후면 씨닝은 백그라인딩, 화학기계적 연마 또는 식각에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  46. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계는 과연마(over polishing)를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  47. 제 30항 내지 제 34항 중 어느 한 항에 있어서,
    상기 전도성 패턴의 하부면을 상기 씨닝된 반도체 기판의 후면에 대해 돌출시키는 단계는 식각을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  48. 제 30항에 있어서,
    상기 전도성 스터드층 및 장벽층의 제거는 화학기계적 연마 방법에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  49. 제 30항에 있어서,
    상기 전도성 스터드층 및 장벽층의 제거 후 상기 금속 스터드가 돌출하도록 상기 후면절연막을 식각 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  50. 제 31항 또는 제 32항에 있어서,
    상기 부도체층은 포토레지스트로 이루어진 것을 특징으로 하는 반도체 장치 제조 방법.
  51. 제 31항 또는 제 32항에 있어서,
    상기 범프 물질의 형성은 도금 방법에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  52. 제 34항에 있어서,
    상기 패드층 및 장벽층의 선택적 제거는 화학기계적 연마 방법에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  53. 제 34항에 있어서,
    상기 패드층 및 장벽층의 선택적 제거는 포토레지스트 에치백 또는 SOG 에치백에 의해 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  54. 후면에 전도성 패턴의 하부면이 돌출되어 있는 반도체 기판을 준비하는 단계;
    상기 전도성 패턴의 하부면을 덮어 싸도록 상기 반도체 기판 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 후면 금속배선 영역을 정의하는 트렌치를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 트렌치 내부 및 후면절연막 하부면에 배선장벽층 및 금속배선층을 순차적으로 형성하여 상기 트렌치를 매립하는 단계;
    상기 금속배선층과 배선장벽층을 상기 후면절연막이 노출될 때까지 제거하여 상기 트렌치 내부에 후면 금속배선을 형성하는 단계;
    상기 결과물 후면 전체에 후면 금속배선간절연막을 형성하는 단계; 및
    상기 후면 금속배선간절연막에 음각구조를 형성하여 상기 후면 금속배선을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  55. 후면에 전도성 패턴의 하부면이 돌출되어 있는 반도체 기판을 준비하는 단계;
    상기 전도성 패턴의 하부면을 덮어 싸도록 상기 반도체 기판 후면에 후면절연막을 형성하는 단계;
    상기 후면절연막에 제 1 음각구조를 형성하여 상기 전도성 패턴의 하부면을 노출시키는 단계;
    상기 제 1 음각 구조 내부 및 후면절연막 하부면에 배선장벽층 및 금속배선층을 순차적으로 형성하는 단계;
    상기 금속배선층 및 장벽층을 패터닝하여 후면 금속배선을 형성하는 단계;
    상기 결과물 후면 전체에 후면 금속배선간절연막을 형성하는 단계; 및
    상기 후면 금속배선간절연막에 제 2 음각구조를 형성하여 상기 후면 금속배선을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  56. 제 54항 또는 제 55항에 있어서,
    상기 후면 금속배선에 의해 복수개의 전도성 패턴의 하부면을 연결하는 것을 특징으로 하는 반도체 장치 제조 방법.
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