KR20060046921A - 반도체 소자의 격리막 형성 방법 - Google Patents

반도체 소자의 격리막 형성 방법 Download PDF

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Abstract

본 발명은 셀 영역과 주변영역으로 구분된 반도체 기판에서, 반도체 기판의 주변영역에 트렌치를 형성하는 단계와, 셀 영역 및 트렌치가 형성된 주변영역에 제 1 라이너 질화막 및 제 1 라이너 산화막을 형성하는 단계와, 반도체 기판의 셀 영역에 트렌치를 형성하는 단계와, 셀 영역과 주변영역의 상부 및 주변영역의 트렌치 하부에 형성된 제 1 라이너 질화막 및 제 1 라이너 산화막을 에치백하는 단계와, 에치백된 셀 영역과 주변영역에 제 2 라이너 질화막 및 제 2 라이너 산화막을 증착하는 단계 및, 셀 영역과 주변영역에 고 밀도 플라즈마 산화막을 증착하는 단계를 포함하는 반도체 소자의 격리막 형성방법에 관한 것이다.
고밀도 플라즈마 산화막, 격리막, 갭필, 셀, 주변영역

Description

반도체 소자의 격리막 형성 방법{FORMING METHOD FOR ISOLATION OF A SEMECONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자에서 격리막 형성 방법에 따라 클리핑 현상이 발생된 도면이다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 격리막 형성방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 반도체 기판 215 : 패드 산화막
220 : 패드 질화막 230,360 : 격리막 마스크
270 : 제 1 산화막 300 : 제 1 라이너 질화막
350 : 제 1 라이너 산화막 370 : 제 2 산화막
400 : 제 2 라이너 질화막 450 : 제 2 라이너 산화막
500 : 고밀도 플라즈마 산화막
본 발명은 반도체 소자에서 격리막 형성 방법에 관한 것으로, 특히 고밀도 플라즈마 갭필(Gap Fill) 능력 향상을 위한 격리막(isolation) 형성 방법에 관한 것이다.
반도체 장치의 집적도가 높아지면서 실리콘 산화막 등과 같은 박막을 형성하는데 있어 고밀도 플라즈마(HDP : High Density Plasma)를 이용하는 장치의 비중이 커지고 있다. 그러나 현재의 공정에 따르면, 고밀도 플라즈마 층간 절연의 제조 공정 시 주변영역의 격리막에 클리핑(clipping) 현상이 발생하는 문제점이 있다.
도 1은 종래 기술에 따른 반도체 소자에서 격리막 형성 공정에 따라 클리핑 현상이 발생된 도면이다.
반도체 소자에서 종래 기술에 따른 고밀도 플라즈마를 이용한 격리막 제조 공정은 먼저, 패드 산화막 및 패드 질화막이 순차 적층되어있는 기판 위에 격리막 마스크(isolation mask)를 형성한 후 설정된 패턴에 따라 격리막을 식각하는 단계와, 식각된 영역의 벽(wall)을 산화시키는 단계와, 라이너 질화막(Liner Nitride)을 증착하는 단계와, 라이너 질화막 상에 라이너 산화막(Liner Oxide)을 증착하는 단계와, 격리막용 고밀도 플라즈마 화학기상증착에 의한 산화막을 증착하는 단계를 포함하여 구성된다.
따라서, 종래 기술에 따른 고밀도 플라즈마를 이용한 반도체 소자에서 격리막 제조 공정은 셀(cell) 영역과 주변영2역에 대하여 한번의 공정에 의하여 트렌치 (trench)를 형성하고 이후 고밀도 플라즈마 갭필(Gap Fill) 공정으로 셀 영역과 주변영역에 대하여 격리막 트렌치를 매립하는 방법을 취하고 있다.
그러나 종래 기술에 따른 반도체 소자의 격리막 제조 공정은 고밀도 플라즈마 갭필(Gap Fill) 공정에서 셀(cell) 영역의 좁은 트렌치(trench)에 대해서는 매립이 충분히 이루어지고 있으나, 상대적으로 넓은 트렌치(trench)를 갖는 주변영역 에서는 매립이 충분히 이루어지지 못하여, 도 1의 'A'와 같이 격리막 모트(moat) 영역에서 클리핑(clipping) 현상이 발생하는 문제점이 있다.
따라서, 상술한 문제점을 해결하기 위해, 본 발명의 목적은 격리막 형성을 위한 트렌치를 셀 영역과 주변영역으로 분리하여 형성함으로써, 트렌치가 넓은 주변영역의 클리핑 현상을 방지하여 고밀도 플라즈마 산화막 증착시 갭필 능력을 향상 시키는 반도체 소자의 격리막 형성 방법을 제시하는데 있다.
상기 목적들을 달성하기 위해 본 발명은 셀 영역과 주변영역으로 구분된 반도체 기판에서, 상기 반도체 기판의 주변영역에 트렌치를 형성하는 단계와, 상기 셀 영역 및 상기 트렌치가 형성된 주변영역에 제 1 라이너 질화막 및 제 1 라이너 산화막을 형성하는 단계와, 상기 반도체 기판의 셀 영역에 트렌치를 형성하는 단계와, 상기 셀 영역과 주변영역의 상부 및 주변영역의 트렌치 하부에 형성된 제 1 라 이너 질화막 및 제 1 라이너 산화막을 에치백 하는 단계와, 상기 에치백된 셀 영역과 주변영역에 제 2 라이너 질화막 및 제 2 라이너 산화막을 증착하는 단계 및, 상기 셀 영역과 주변영역에 고 밀도 플라즈마 산화막을 증착하는 단계를 포함하는 반도체 소자의 격리막 형성방법을 제공한다.
여기서, 상기 주변영역에 트렌치를 형성하는 단계는, 상기 반도체 기판 위에 셀 영역은 차단하고 주변영역의 일부만 개방하는 제 1 격리막 마스크를 형성하는 단계와, 상기 제 1 격리막 마스크를 이용하여 주변영역에 트렌치를 형성하는 단계와, 상기 트렌치 내벽을 산화시켜 제 1 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제 1 산화막의 두께는 40~150Å으로 형성하는 것이 바람직하다.
또한, 상기 제 1 라이너 질화막 및 제 1 라이너 산화막의 두께는 각각 40~200Å으로 형성하는 것이 바람직하다.
또한, 상기 셀 영역에 트렌치를 형성하는 단계는, 상기 반도체 기판의 셀 영역 위에 제 2 격리막 마스크를 형성하는 단계와, 상기 제 2 격리막 마스크를 이용하여 셀 영역에 트렌치를 형성하는 단계와, 상기 셀 영역의 트렌치 내벽을 산화시켜 제 2 산화막을 형성하는 단계를 더 포함하는 것을 특징으로한다.
또한, 상기 제 2 산화막의 두께는 40~150Å으로 형성하는 것이 바람직하다.
또한, 상기 제 2 라이너 질화막의 두께 및 상기 제 2 라이너 산화막의 두께는 각각 40~100Å으로 형성하는 것이 바람직하다.
이하, 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 반도체 소자의 격리막 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 격리막형성 방법을 나타낸 공정 순서도이다.
본 발명의 바람직한 실시예에 따른 반도체 소자의 격리막 형성방법은 격리막 형성을 위한 트렌치를 셀 영역과 주변영역으로 분리하여 형성하는 것을 특징으로 한다.
도 2a 내지 도 2d는 주변영역에 대한 공정이고, 도 2e 내지 도 2g는 셀 영역에 대한 공정이다.
먼저, 주변영역에 트렌치를 형성하기 위하여 도 2a에 도시된 바와 같이 패드 산화막(215) 및 패드 질화막(220)이 순차 적층된 반도체 기판(210) 위에 셀 영역은 차단하고 주변영역의 일부분만 개방하는 격리막 마스크(230)를 형성한다. 여기서, 상기 패드 산화막(215)은 기판(210)과 패드 질화막(220) 사이에 위치하여 기판 (210)을 질화막에 의한 스트레스로부터 보호하는 역할을 한다.
이어, 도 2b에 도시된 바와 같이, 상기 격리막 마스크(230)를 식각 마스크로 하여 주변영역에 트렌치를 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 주변영역의 트렌치 내벽(wall)에 산화 공정을 진행하여 제 1 산화막(270)을 형성한다. 여기서, 상기 제 1 산화막(270)은 40~150Å 의 두께로 형성하여 상기 기판에 트렌치를 형성하기 위한 식각 공정으로 인해 손상된 기판을 보상하고 후술하는 제 1 라이너 질화막을 증착할 때 질화막에 의한 스트레스로부터 기판을 보호한다.
이어, 2d에 도시된 바와 같이, 주변영역에 제 1 라이너 질화막(300) 및 제 1 라이너 산화막(350)을 순차 증착한다. 여기서, 상기 제 1 라이너 질화막(300) 및 제 1 라이너 산화막(350)은 40~200Å의 두께로 각각 형성하여 주변영역의 클리핑 형상을 방지한다.
이하, 도 2e 및 도 2g를 참조하여 셀 영역에 대한 공정에 대하여 자세히 설명하고자 한다.
먼저, 도 2d와 같이 주변영역에 트렌치가 형성되어 있는 반도체 소자의 셀 영역 위에 도 2e에 도시한 바와 같이, 트렌치를 형성하기 위한 격리막 마스크(360)를 형성한다.
그 다음, 도 2f에 도시한 바와 같이 상기 격리막 마스크(360)를 식각 마스크로 하여 상기 셀 영역에 복수의 트렌치를 형성한다.
이어, 상기 격리막 마스크(360)를 제거한 다음, 상기 셀 영역과 주변영역의 상부 및 주변 영역의 하부에 형성되어 있는 제 1 라이너 질화막(300) 및 제 1 라이너 산화막(350)을 에치백한다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 격리막 형성 방법은 제 1 라이너 질화막 및 제 1 라이너 산화막을 에치백 하기 때문에 후술하는 제 2 라이너 질화막 및 제 2 라이너 산화막 형성 시, 이중 구조로 인해 주변영역의 상부가 두꺼워지는 것을 방지할 수 있어, 셀 격리막을 매립 공정에 영향을 미치는 종횡비(aspect ratio)를 동일하게 유지할 수 있다. 또한, HDP공정으로 인해 두꺼워지는 주변영역의 상부가 들뜨는 것을 방지 할 수 있다.
이어, 도 2g에 도시된 바와 같이 상기 셀 영역의 트렌치 내벽에 산화공정을 진행하여 제 2 산화막(370)을 형성한다. 여기서, 상기 제 2 산화막(370)은 40~150Å의 두께로 형성하여 상기 기판에 트렌치를 형성하기 위한 식각 공정으로 인해 손상된 기판을 보상하고 후술하는 제 2 라이너 질화막을 증착할 때 질화막에 의한 스트레스로 부터 기판을 보호한다.
그 다음, 도 2h에 도시한 바와 같이 트렌치가 형성된 셀 영역과 주변영역에 제 2 라이너 질화막(400) 및 제 2 라이너 산화막(450)을 증착한다. 여기서, 상기 제 2 라이너 질화막(400) 및 제 2 라이너 산화막(450)은 40~200 의 두께로 각각 형성한다.
상기와 같이 제 2 라이너 질화막(400) 및 제 2 라이너 산화막(450)을 증착하게 되면 제1 라이너 질화막(300) 및 제 1 라이너 산화막(350)이 형성되어있는 주변영역이 2중 구조를 이루게 되어 클리핑 현상을 방지할 수 있다.
이어, 후속공정으로 도 2i에 도시한 바와 같이, 상기 복수의 트렌치 내부에 격리막용 고밀도 플라즈마 산화막(500)을 증착하여 매립하는 공정을 수행하면 본 실시예에 의한 최정적인 격리막이 형성된다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 격리막 형성방법은 격리막 형성을 위한 트렌치를 셀 영역과 주변영역으로 분리하여 형성함으로써 트렌치가 넓은 주변영역의 클리핑 현상을 방지할 수 있다.

Claims (7)

  1. 셀 영역과 주변영역으로 구분된 반도체 기판에서,
    상기 반도체 기판의 주변영역에 트렌치를 형성하는 단계와,
    상기 셀 영역 및 상기 트렌치가 형성된 주변영역에 제 1 라이너 질화막 및 제 1 라이너 산화막을 형성하는 단계와,
    상기 반도체 기판의 셀 영역에 트렌치를 형성하는 단계와,
    상기 셀 영역과 주변영역의 상부 및 주변영역의 트렌치 하부에 형성된 제 1 라이너 질화막 및 제 1 라이너 산화막을 에치백 하는 단계와,
    상기 에치백된 셀 영역과 주변영역에 제 2 라이너 질화막 및 제 2 라이너 산화막을 증착하는 단계 및,
    상기 셀 영역과 주변영역에 고 밀도 플라즈마 산화막을 증착하는 단계를 포함하는 반도체 소자의 격리막 형성방법.
  2. 제 1 항에 있어서,
    상기 주변영역에 트렌치를 형성하는 단계는,
    상기 반도체 기판 위에 셀 영역은 차단하고 주변영역의 일부만 개방하는 제 1 격리막 마스크를 형성하는 단계와,
    상기 격리막 마스크를 이용하여 주변영역에 트렌치를 형성하는 단계와,
    상기 트렌치 내벽을 산화시켜 제 1 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 제 2항에 있어서, 상기 제 1 산화막 두께는 40~150Å인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  4. 제 1 항에 있어서, 상기 제 1 라이너 질화막의 두께 및 제 1 라이너 산화막의 두께는 각각 40~200Å인 반도체 소자의 격리막 형성방법.
  5. 제 1항에 있어서,
    상기 셀 영역에 트렌치를 형성하는 단계는,
    상기 반도체 기판의 셀 영역 위에 제 2 격리막 마스크를 형성하는 단계와,
    상기 제 2 격리막 마스크를 이용하여 셀 영역에 복수의 트렌치를 형성하는 단계와,
    상기 셀 영역의 트렌치 내벽을 산화시켜 제 2 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 격리막 형성 방법.
  6. 제 5 항에 있어서, 상기 제 2 산화막의 두께는 40~150Å인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  7. 제 1 항에 있어서, 상기 제 2 라이너 질화막의 두께 및 상기 제 2 라이너 산화막의 두께는 각각 40~100Å인 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
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