KR20060045326A - 반도체 릴레이 장치 및 배선 기판 제조 방법 - Google Patents

반도체 릴레이 장치 및 배선 기판 제조 방법 Download PDF

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Abstract

3개의 칩, 즉, LED, 광기전(photovoltaic) IC, 및 MOS-FET이 실질적으로 서로 평행하게 배치되는 2개의 돌출부(projection)를 갖는 실리콘 기판상에 탑재된다. 각각의 돌출부는 변곡점(inflection point)을 갖는 곡선을 포함하는 경사 표면으로 형성된 측면을 갖는다. LED는 두 개의 돌출부 사이에 형성된 LED 탑재 전극 상에 탑재되고, 금 배선에 의해, 돌출부 사이에 형성된 LED 접속 전극에 접속된다. 광기전 IC는 LED에 대향하도록 돌출부의 상측 표면에 위치하고, 금 범프를 통해 접속된다.
LED, 광기전 IC, MOS-FET, 돌출부, 실리콘 기판, 경사 표면

Description

반도체 릴레이 장치 및 배선 기판 제조 방법{SEMICONDUCTOR RELAY APPARATUS AND WIRING BOARD FABRICATION METHOD}
도 1은 본 발명의 제1 실시예에 따른 반도체 릴레이 장치의 단면 구조를 도시하는 도면.
도 2는 본 발명의 제1 실시예에 따른 반도체 릴레이 장치의 기판 전극 배치와 칩 위치 사이의 관계를 도시하는 도면.
도 3의 A ~ M은 본 발명의 제1 실시예에 따른 반도체 릴레이 장치의 제조 단계들을 도시하는 도면.
도 4는 반도체 릴레이 장치의 동작 원리를 도시하는 도면.
도 5는 종래의 반도체 릴레이 장치의 구조에 대한 제1 예를 도시하는 도면.
도 6은 종래의 반도체 릴레이 장치의 구조에 대한 제2 예를 도시하는 도면.
도 7의 A ~ F는 종래의 실리콘 기판의 제조 단계를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 돌출부
2 : 실리콘 기판
3 : LED
4 : 광기전 IC
5 : MOS-FET
6 : 기본 판
7 : 경사 표면
8 : 상호 접속부
본 출원은 2004년 2월 20일자로 제출된 이전의 일본 특허 출원 제2004-044233호에 근거한 것으로 이로부터 우선권의 이득을 청구하며, 이 전체 내용은 여기 참고로서 포함된다.
본 발명은 반도체 릴레이 장치의 소형화, 및 그 구조의 배선 기판을 제조하는 방법에 관한 것이다.
최근에, 반도체 테스터와 같은 미터(meter)의 신뢰도를 증가시키고 사이즈는 감소시키기 위해, 종래의 접촉형 릴레이를 대신하여 반도체 릴레이 장치와 같은 비-접촉형 릴레이가 종종 사용되고 있다.
이러한 반도체 릴레이 장치의 동작 원리는 도 4를 참조하여 아래 설명될 것이다. LED(light-emitting diode)(55) 및 광기전 IC(56)는 서로 대향하고, 광기전 IC(56)와 MOS-FET(metal oxide silicon field-effect transistor)(57)는 접속되어 있다. LED(55)로부터의 빛은 광기전 IC(56)에 의해 광전기적으로 변환된다. 생성된 전압은 MOS-FET(57)을 구동하는데 사용되고, MOS-FET(57) 내에서 도 4의 A와 B 사이에 흐르는 전기 전류를 턴온/턴오프한다. LED(55) 및 광기전 IC(56)는 LED(55)로부터의 빛으로 광기전 IC(56)의 표면상의 전체 광다이오드 어레이를 조사하기 위해, 임의의 거리만큼 떨어져 있어야 한다.
반도체 테스터는 수천 개의 릴레이를 사용하고, 이러한 릴레이를 탑재하는 기판은 매우 비싸다. 반도체 릴레이 장치를 소형화함으로써, 반도체 테스터를 소형화하고, 테스터에 통합된 기판의 비용을 줄이는 것이 가능하다. 따라서, 시장으로부터 반도체 릴레이 장치의 소형화가 요구되고 있다.
이러한 시장 요구를 배경으로 하여, 다양한 반도체 릴레이 장치들이 발명되고 있다. 하나의 종래의 예로서, Jpn. Pat. Appln. KOKAI Publication 제11-163705호에서 소개된 반도체 릴레이 장치는 도 5를 참조하여 아래 설명될 것이다. 이러한 반도체 릴레이 장치는 배선 기판(37)을 구비한다. 배선 기판(37)은 실질적으로 중심에 홈(recess; 36)이 형성되고, 배선 패턴(도시되지 않음)을 갖는다. 발광 소자로서의 LED(38)는 홈(36)의 저면(bottom surface)에 탑재된다. LED 프런트 전극 및 기판 전극(도시되지 않음)은 금속 배선(39)에 의해 접속된다. 수광 소자로서의 광기전 IC(40)는 홈의 개구부를 덮고, LED(38)에 대향한다. 광기전 IC(40)는 플립 칩 본딩에 의해 범프(41)를 통해 배선 기판(37)에 접착된다.
광기전 IC(40)가 탑재된 배선 기판(37)의 표면에는, 출력 소자로서의 MOS-FET(42)이 플립 칩 본딩에 의해 범프(43)를 통해 접착된다. 광기전 IC(40) 및 MOS-FET(42)은 배선 기판(37) 상의 배선 패턴(도시되지 않음)에 의해 전기적으로 접속된다. 광-송신 수지(44)가 LED(38)과 광기전 IC(40) 사이에 채워진다. 배선 기판(37)의 측면에서 광기전 IC(40)와 MOS-FET(42)의 부분은 광-차폐 수지(45)에 의해 밀봉된다.
이러한 반도체 릴레이 장치에 있어서, 광기전 IC(40) 및 MOS-FET(42)은 플립 칩 본딩에 의해 배선 기판(37)에 탑재된다. 이는 종래의 배선 본딩에 의해 얻어지는 것보다 패키지 크기가 더 작게 되도록 한다. 이러한 반도체 릴레이 장치에 사용된 MOS-FET(42)은 칩의 동일한 표면에 형성된 게이트 전극, 소스 전극, 및 드레인 전극을 갖는 횡방향 이중 확산(lateral double-diffusion) MOS-FET(이후에는, 횡방향 MOS FET이라 칭함)일 것이다.
도 6에 도시된 바와 같이, 칩의 하측 표면(lower surface)에 형성된 드레인 전극을 갖는 종래의 MOS-FET은 LED를 수신하기 위한 홀(46)과, MOS-FET을 수신하기 위한 두 개의 홀(47, 48)을 형성함으로써, 배선 기판 상에 탑재된다. 이러한 구조에서, MOS-FET은 배선 본딩에 의해 탑재된다. 이는 칩을 위한 공간과 배선 본딩 모세관(capillary)을 위한 공간을 요구하므로, 패키지 크기가 상당히 증가한다.
종래의 실리콘 기판 제조 방법의 일례는 도 7의 A ~ F를 참조하여 아래 설명될 것이다. 우선, 홀(50)은 실리콘 웨이퍼(49)의 상측 표면(upper surface) 측으로부터 형성된다(도 7의 A). 절연막으로서의 실리콘 산화층(51)이 열적 산화에 의해 기판의 상측 표면에 형성된다(도 7의 B). 티타늄막과 같은 콘택트 막(52)이 스퍼터링에 의해 기판의 상측 표면 및 홀(50) 내에 형성되고, 홀(50)은 도금(plating)에 의해 구리(53)로 채워진다(도 7의 C). 그 다음, 기판의 두 표면이 기계적으로 연마되어, 각 홀의 양쪽 단부를 개구한다(도 7의 D). CVD(chemical vapor deposition)에 의해 기판의 상측 표면과 하측 표면 양쪽 위에 절연막(54)이 형성된다(도 7의 E). RIE(reactive ion etching)에 의해 필수적인 부분들이 개구된다(도 7의 F). 그 이후에, 필요에 따라 기판의 상측 표면상에 상호 접속부가 형성된다.
상술한 바와 같은 종래의 반도체 릴레이 장치들은 다음과 같은 문제를 갖는다.
도 5에 도시된 반도체 릴레이 장치에 있어서, 기판과의 저면에 배치된 외부 접속 단자들과 MOS-FET 단자들 간의 접속 경로가 길어진다. 이는, 충분한 고-주파 신호 통과 특성을 획득하는 것을 불가능하게 한다.
도 6에 도시된 바와 같은 기판이 사용되는 경우에, 반도체 릴레이 장치의 크기는 배선의 라우팅에 의해 과도하게 증가하고, 또한, 외부 접속 단자들과 MOS-FET 단자들 간의 접속 경로가 길어진다.
또한, 이러한 형상을 갖는 작은 반도체 릴레이 장치 기판의 경우, 전극 위치 정확성 및 평탄성의 관점에서 볼 때, 종래의 세라믹 기판 혹은 수지 기판을 사용하여 제조하는 것이 어렵다. 높은 치수 정확성을 갖는 실리콘 기판이 선택되면, 그것의 상측 표면에 큰 돌출부를 갖고, 그것의 상측 표면 및 하측 표면상의 전극들이 관통 전극들에 의해 접속되는 기판을 제조하는 것이 어렵다. 예를 들어, 종래의 방법에 있어서, 돌출부와 관통 전극들 둘 다 웨이퍼의 상측 표면 측으로부터 형성된다. 그러나 웨이퍼는 관통 전극들을 하측 표면에 노출시키는 연마 단계에서 견디기가 어렵다.
본 발명은 상기 상황을 감안하여 이루어진 것으로, 그것의 목적은 성능을 열화시키지 않고 반도체 릴레이 장치를 소형화하기에 적합한 반도체 릴레이 장치 구조, 및 기판의 제조 방법을 제공하는 것이다.
상기 문제점들을 해결하기 위해, 본 발명은, 하나의 표면상에 적어도 두 개의 돌출부와, 각 돌출부의 돌출 단부에 형성된 적어도 하나의 제1 전극 및 돌출부의 측면에 형성된 일부를 포함하는 상호 접속부에 의해 전기적으로 접속되는 하나의 표면에 형성된 전극과, 하나의 표면에 형성된 전극 및 관통 전극에 의해 전기적으로 접속되는 또 다른 표면에 형성된 제2 전극을 구비하는 기판; 돌출부들 사이에 위치한 발광 소자; 광 수신부가 발광 소자에 대향하도록 위치하고, 전극이 돌출 단부에 접속되도록 접착된 수광 소자; 기판에 접착된 출력 소자; 발광 소자 및 수광 소자 사이에 채워지고, 발광 소자로부터 방출된 빛을 송신하는 광-송신 수지; 및 광-송신 수지와, 발광 소자와, 수광 소자를 덮는 광-차폐 수지를 포함한다.
이러한 릴레이 장치에 있어서, 상기 기판의 돌출부의 적어도 하나의 측면이 기판의 또 다른 부분에 의해 형성된 표면에 대해 기울어진 경사 표면인 것이 바람직하고, 상호 접속부는 적어도 하나의 경사 표면상에 형성되는 것이 바람직하다.
또한, 돌출부의 측면에 의해 형성된 경사 표면의 경사각은 경사 표면의 중심에서의 경사각보다 돌출 단부 근처와 기판의 하나의 표면 근처에서 더 작은 것이 바람직하다.
돌출부의 측면에 의해 형성된 경사 표면은 그것의 일부(section)에, 변곡점 을 갖는 곡선을 구비하는 만곡면으로 형성되는 것이 바람직하다.
제2 전극은 기판의 또 다른 표면에 형성된 직사각형 트랜치 내에 형성되는 것이 바람직하다.
기판은 주로 실리콘과 실리콘 화합물로 이루어진 그룹으로부터 선택된 물질로 만들어지는 것이 바람직하고, 상호 접속부는 절연층으로 구성되는 것이 바람직하며, 관통 전극은 절연층으로 덮이는 것이 바람직하다.
또한, 본 발명은 그것의 표면에 돌출부를 갖는 배선 기판을 제조하는 방법에 관한 것으로, 웨이퍼의 하측 표면에 비-관통 홀을 형성하는 단계; 웨이퍼의 하측 표면 및 비-관통 홀에 절연층을 형성하는 단계; 비-관통 홀에 도전체를 채우는 단계; 웨이퍼의 상측 표면을 에칭하여 두 개의 돌출부를 형성하는 단계; 기판의 상측 표면으로부터 비-관통 홀의 저면을 개구하는 단계; 웨이퍼의 상측 표면에 절연층을 형성하는 단계; 관통 홀에 대응하고, 웨이퍼의 상측 표면에 형성된 절연층의 일부에 홀을 형성하는 단계; 웨이퍼의 상측 표면에 전극 패드를 형성하고 전극 패드를 접속하는 도전성 패턴을 형성하는 단계를 포함한다.
이러한 방법에 있어서, 지름이 20㎚ 이하인 금속 입자를 포함하는 경화된 페이스트가 비-관통 홀에 채워진 도전체로서 사용되는 것이 바람직하다.
도전성 패턴은 지름이 20㎚ 이하인 금속 입자를 포함하는 페이스트를 코팅함으로써 웨이퍼의 상측 표면에 형성되는 것이 바람직하다.
상술한 바와 같은 구조 및 제조 방법은 생산성을 감소시키거나 품질을 열화시키지 않고 반도체 릴레이 장치를 상당히 소형화할 수 있다.
본 발명의 부가적인 목적 및 장점들은 다음의 설명에서 진술될 것이고, 그 설명으로부터 어느 정도 명백해 질 것이며, 또한, 본 발명의 실행에 의해 학습될 수 있다. 본 발명의 목적 및 장점들은 이후 구체적으로 지시될 수단들 및 조합들에 의해 실현되고 얻어질 수 있다.
명세서에 포함되고 그 일부를 구성하는 첨부 도면들은 본 발명의 바람직한 실시예를 설명하고, 상기 제공된 일반적인 설명과 아래 주어질 바람직한 실시예에 대한 상세한 설명과 함께, 본 발명의 원리를 설명하는 역할을 한다.
본 발명의 실시예는 도 1 및 2를 참조하여 아래 설명될 것이다.
도 1은 본 발명의 제1 실시예에 따라 반도체 릴레이 장치의 단면 구조를 도시한 도면이다. 이 반도체 릴레이 장치의 외측 치수는 2.0×2.0×1.2(㎣)이다. LED(3), 광기전 IC(4), 및 MOS-FET(5)은 실질적으로 서로 평행하게 배치된 두 개의 돌출부를 갖는 실리콘 기판(2) 상에 탑재된다. 즉, 3개의 칩이 탑재된다.
LED(3)의 치수는 0.2×0.2×0.2(㎣)이다. 광기전 IC(4) 및 MOS-FET(5)의 외측 치수는 동일하며, 즉, 0.6×1.2×0.2(㎣)이다. 실리콘 기판(2)과 기본 판(6)의 돌출부(1)는 단일 블록으로 이루어져 있다.
기본 판(6)의 치수는 2.0×2.0×0.2(㎣)이고, 각 돌출부(1)의 치수는 0.35×0.95×0.45(㎣)이다. 각 돌출부(1)는 하나의 측면에 경사 표면(7)을 갖는다. 경사 표면(7)의 경사각은 대략 45°이다.
상호 접속부(8)는 경사 표면(7)에 형성된다. 측면은, 변곡점을 갖는 곡선을 포함하는 만곡면으로 형성되므로, 상호 접속부(8)는 경사 표면(7)과 평탄한 표면 사이의 경계에서 단절되지 않는다. 따라서, 돌출부(1)의 돌출단으로서의 경사 표면(7)의 상측단과 돌출부(1)의 가까운 쪽 단(proximal end)으로서의 경사 표면(7)의 하측단은 실리콘 기판(2)의 돌출부(1) 외의, 평탄부에 의해 형성된 표면에 대하여 약간 완만한(moderate) 경사각으로 접속된다.
실리콘 기판(2)의 상측 표면상의 전극들과 배면 전극(17)은 관통-홀 전극(16)에 의해 접속된다. 각 배면 전극(17)은 외부 접속 단자로서 기능을 한다. LED(3)는 두 개의 돌출부(1) 사이에 형성된 LED 탑재 전극(9) 상에 탑재되고, 금 배선(11)에 의해, 돌출부들(1) 사이에 형성된 LED 접속 전극(10)에 접속된다. 광기전 IC(4)는 LED(3)에 대향하도록 돌출부 상측 표면(15) 상에 위치하고, 금 범프(12)를 통해 접속된다. 광다이오드 어레이 및 MOS-FET 드라이버는 광기전 IC(4)의 표면층에 형성된다.
MOS-FET(5)은 두 개의 돌출부(1) 사이에 있는 개구부의 방향으로 광기전 IC(4)에 실질적으로 평행하게 위치한다. 광기전 IC(4)와 유사하게, MOS-FET(5)은 금 범프를 통해 기판 전극들에 접속된다. 실질적으로 투명한 실리콘 고무(13)는 LED(3)와 광기전 IC(4) 사이에 주입된다. 기본 판(6)의 상측 표면은 전체적으로 블랙 에폭시 수지(14)로 덮인다.
도 2는 상기 패키지에 도시된 실리콘 기판(2)과 칩들 사이의 위치 관계를 도시한다. 네 개의 전극들은 돌출부 상측 표면(15) 상에 형성되고, 여섯 개의 전극들은 기본 판(6) 상에 형성된다. 네 개의 돌출부 상측 표면 전극들 중 두 개는 기 본 판(6) 상의 전극들에 접속된다. 또한, 여섯 개의 기본 전극들 중 네 개는 기판을 관통하여 확장하는 관통-홀 전극(16)에 의해 네 개의 배면 전극(17)에 접속된다. 각 전극은 티타늄/구리/니켈/금을 포함하는 4층(four-layered) 배치를 갖는다. 본 실시예에 사용된 MOS-FET(5)은 두 개의 드레인 전극(18), 소스 전극(19), 및 게이트 전극(20)을 갖는 횡방향 MOS-FET이다. 드레인 전극(18)은 관통 전극(16)에 의해 배면 전극(17)에 접속된다. 소스 전극(19)은 광기전 IC(4)의 음극 전극(21)에 접속된다. 게이트 전극(20)은 광기전 IC(4)의 양극 전극(22)에 접속된다. 광기전 IC(4)는 두 개의 전극, 즉, 음극 전극(21) 및 양극 전극(22)을 갖고, 두 개의 나머지 전극들은 칩과 기판 간의 본딩 강도를 증가시키기 위한 더미 전극이다.
이러한 반도체 릴레이 장치는 다음과 같이 동작한다. 입력 신호 전류는 LED(3)를 통해 흐르고 LED(3)는 빛을 방출한다. 광기전 IC(4)의 광다이오드 어레이는 LED(3)로부터 이러한 빛을 수신하고, 생성된 전압을 MOS-FET(5)의 게이트 전극(20)에 인가한다. 이러한 전압 애플리케이션은 MOS-FET(5)의 두 개의 드레인 전극(18) 사이에 흐르는 전기 전류를 턴온 및 턴오프한다.
도 3의 A ~ M은 본 발명의 반도체 릴레이 장치의 제조 단계를 도시한다. 0.65㎜의 두께와 150㎜의 지름을 갖는 실리콘 웨이퍼(23)를 사용하여, 웨이퍼당 대략 3,000개의 기판이 제조된다. 도 2는 단지 하나의 릴레이 장치에 대응하는 부분만을 보여준다.
우선, 200㎛의 깊이와 100㎛의 지름을 갖는 홀(25)과 200㎛의 깊이와 200㎛ 의 지름을 갖는 홀(26)이 Deep RIE에 의해 실리콘 웨이퍼(23)의 배면(24)에 형성된다(도 3의 A). 이러한 RIE로서, 보쉬(Bosch) 프로세스라 불리는 방법이 사용되었다. 이러한 방법에 의해, 실리콘이 에칭되는 한편 측벽은 그 위에 형성된 CF 증착에 의해 보호된다.
그 다음, 약 1㎛ 두께의 열적 산화막(27)이 홀(25, 26)을 포함하는 전체 하측 표면에 형성된다(도 3의 B). 100㎚ 두께의 티타늄층이 스퍼터링에 의해 전체 하측 표면상에 형성되고, 300㎚ 두께의 구리층이 티타늄층 상에 형성된다. 즉, 티타늄과 구리로 이루어진 400㎚ 두께의 금속막(28)이 전체 하측 표면상에 형성된다(도 3의 C). 그 이후에, 홀(25, 26)에 구리(29)를 채우고, 전체 하측 표면상에 10㎛ 두께의 구리막을 형성하기 위해 전기 도금이 수행된다(도 3의 D). 홀(25, 26)과 하측-표면 전극을 제외한 불필요한 부분들은 습식 에칭에 의해 제거되고, 이로써, 하측-표면 전극(30)을 형성한다(도 3의 E).
하나의 표면으로서의 하측 표면으로부터 수행된 프로세스가 완료된 이후에, Deep RIE에 의해 웨이퍼의 상측 표면으로부터 실리콘이 프로세스되어, 두 개의 돌출부(1)가 남겨진다(도 3의 F). 약 1㎛ 두께의 실리콘 산화막(31)은 P-CVD(plasma chemical vapor deposition)에 의해 프로세스된 표면상에 형성된다(도 3의 G).
그 결과로서, RIE를 사용하여 홀(25, 26)에 대응하는 부분(32)에는 상측 표면으로부터 홀이 형성된다(도 3의 H). 10㎚ 두께의 티타늄층이 스퍼터링에 의해 전체 상측 표면상에 형성되고, 300㎚ 두께의 구리층이 티타늄층 상에 형성된다. 즉, 티타늄과 구리로 이루어진 310㎚ 두께의 금속막(33)이 전체 상측 표면상에 형 성된다. 금속막(33)의 불필요한 부분은 습식 에칭에 의해 제거된다(도 3의 I). 이러한 에칭에서, 스프레이 코팅에 의해 레지스트 코팅이 수행된다.
1㎛ 두께의 니켈 도금막(34) 및 0.5㎛ 두께의 금 도금막(35)이 웨이퍼의 상측 및 하측 표면상에 형성된다(도 3의 J). 니켈막과 금막 둘 다 무전해(electroless) 도금에 의해 형성된다.
실리콘 기판(2) 상의 두 개의 돌출부(1) 사이의 전극은 도전성 은 페이스트로 코팅되고, LED(3)는 이러한 전극 상에 탑재된다. LED(3)는 칩의 상측 및 하측 표면상에 전극을 갖는다. LED(3)가 이렇게 탑재된 이후에, 도전성 은 페이스트는 150℃에서 5분동안 가열되어 경화된다. LED(3)의 상측 표면상의 전극과 두 개의 돌출부(1) 사이의 전극은 배선 본딩에 의해 접속된다.
통상의 배선 본딩에 있어서, 배선은 칩 전극으로부터 기판 전극까지 접속된다. 그러나 이러한 방법에서는, 금 배선과 광기전 IC 간의 거리가 짧아지고, 릴레이 특성이 열화된다. 따라서, 금 볼 범프가 LED(3)의 상측-표면 전극 상에 형성되고, 배선은 기판 전극으로부터 칩전극까지 접속된다. 전극의 크래킹을 막기 위해, LED(3)의 상측-표면 전극 상에 범프가 형성된다. 사용된 금 배선의 지름은 28㎛이고, 지름이 75㎛인 금볼은 배선의 선단부(distal end)에 형성된다. 본딩 온도는 200℃이다.
그 다음, 미리 전극 상에 형성된 금 볼 범프를 갖는 광기전 IC는 본딩 툴(도시되지 않음)에 의해 6N의 하중으로 가압되고, 200㎳동안 초음파 진동을 인가함으로써 접착된다. 초음파 진동의 진폭은 약 1.5㎛이다. 본딩 온도는 200℃, 즉, 배 선 본딩과 동일하다. 상기 조건 하에, 범프당 약 6N의 전단 강도(shear strength)가 얻어진다. 그 결과로서, 그것의 전극 상에 미리 형성된 금 볼 범프를 갖는 MOS-FET은 플립 칩 본딩에 의해 유사하게 접착된다(도 3의 K).
LED(3)로부터 방출된 빛의 광경로를 일정하게 유지하기 위해, 지급기(dispenser; 도시되지 않음)를 사용하여 LED(3)와 광기전 IC(4) 사이에 실리콘 고무(13)가 주입되고 경화된다(도 3의 I). 그 다음, 기판의 전체 상측 표면이 블랙 에폭시 수지(14)로 코팅되고, 에폭시 수지(14)가 경화되며, 그 결과 생기는 기판은 다이아몬드 블레이드를 사용하여 개별 패키지로 절단된다(도 3의 M).
본 발명의 실시예가 상기와 같이 설명되었지만, 본 발명은 다양하게 수정될 수도 있다. 이러한 수정은 아래 설명될 것이다. 상기 실시예에 있어서, LED(3)는 배선 본딩에 의한 금 배선(11)에 의해 전기적으로 접속된다. 그러나, LED(3)는 만약 그것이 칩의 하나의 표면상에만 전극을 갖는 발광 소자라면 플립 칩 본딩에 의해 탑재될 수도 있다. 상기 실시예에서, 표면상의 돌출부는 홀 생성 이후에 만들어진다. 그러나, 이러한 프로세스 순서는 반대일 수도 있다.
또한, 광기전 IC 및 MOS-FET은 칩의 전극 상에 범프가 형성된 이후에 플립 칩 본딩에 의해 기판상에 탑재된다. 그러나, 이러한 범프는 기판상에 형성될 수도 있다.
또한, 플립 칩 본딩은 금 볼 범프를 사용하여 초음파 열압착 본딩에 의해 수행된다. 그러나, 도전성 수지를 사용하여 땜납하거나 접착하는 것에 의해 동일한 효과가 얻어질 수도 있다. 실리콘 고무(13)가 LED(3)와 광기전 IC(4) 사이에 채 워지지만, 실리콘 고무(13)는 광기전 IC(4)의 배면에 채워질 수도 있다.
또한, LED(3)와 광기전 IC(4) 사이의 공간을 넓히기 위해, LED(3)가 탑재될 기판의 일부가 또 다른 표면을 향해 확장될 수도 있다.
또한, 하측-표면 전극(30)은 전체 하측 표면상에 티타늄과 구리로 구성된 금속 막(28)을 형성하고, 구리(29)로 홀(25, 26)을 채우고, 전체 하측 표면상에 구리막을 형성하고, 홀(25, 26)과 하측-표면 전극을 제외한 불필요한 부분을 습식 에칭으로 제거함으로써 형성된다. 그러나, 티타늄과 구리로 구성된 금속막(28)이 형성된 이후에, 홀(25, 26)과 하측-표면 전극을 제외한 불필요한 부분을 습식 에칭에 의해 제거하고, 그 다음, 전기 도금에 의해 홀(25, 26)을 구리로 채우는 것도 가능하다.
부가적인 장점 및 수정이 당업자에 의해 쉽게 실시될 것이다. 따라서, 보다 광범위한 관점에서, 본원 발명은 여기 도시되고 설명된 구체적인 상세 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구항 및 그들의 등가물에 의해 정의된 것과 같은 일반적인 발명 개념의 정신 및 범주를 벗어나지 않는 한 다양한 수정이 실시될 수 있다.
본 발명에 따르면, 생산성을 감소시키거나 품질을 열화시키지 않고 반도체 릴레이 장치를 소형화하기에 적합한 반도체 릴레이 장치 구조, 및 기판의 제조 방법을 제공할 수 있다.

Claims (9)

  1. 반도체 릴레이 장치에 있어서,
    하나의 표면상의 적어도 두 개의 돌출부, 각 돌출부의 돌출 단부에 형성된 적어도 하나의 제1 전극과 상기 돌출부의 측면에 형성된 부분을 포함하는 상호 접속부에 의해 전기적으로 접속되는 하나의 표면상에 형성된 전극, 및 하나의 표면상에 형성된 전극과 관통-홀 전극에 의해 전기적으로 접속되는 또 다른 표면상에 형성된 제2 전극을 구비하는 기판;
    상기 돌출부들 사이에 위치한 발광 소자;
    수광부가 상기 발광 소자에 대향하도록 위치하고, 전극이 상기 돌출 단부에 접속되도록 접착된 수광 소자;
    상기 기판에 접착된 출력 소자;
    상기 발광 소자 및 상기 수광 소자 사이에 채워지고, 상기 발광 소자로부터 방출된 빛을 송신하는 광-송신 수지; 및
    상기 광-송신 수지, 상기 발광 소자, 및 상기 수광 소자를 덮는 광-차폐 수지
    를 포함하는 반도체 릴레이 장치.
  2. 제1항에 있어서, 상기 기판의 상기 돌출부의 적어도 하나의 측면은 상기 기판의 또 다른 부분에 의해 형성된 표면에 대해 기울어진 경사 표면이고, 상기 상호 접속부는 적어도 하나의 경사 표면상에 형성된 반도체 릴레이 장치.
  3. 제2항에 있어서, 상기 돌출부의 상기 측면에 의해 형성된 상기 경사 표면의 경사각은 상기 경사 표면의 중심에서의 경사각보다 상기 돌출 단부 근처 및 상기 기판의 하나의 표면 근처에서 더 작은 반도체 릴레이 장치.
  4. 제2항에 있어서, 상기 돌출부의 상기 측면에 의해 형성된 상기 경사 표면은 그것의 일부에 변곡점을 갖는 곡선을 구비하는 만곡면으로 형성되는 반도체 릴레이 장치.
  5. 제1항에 있어서, 상기 제2 전극은 상기 기판의 또 다른 표면에 형성된 사각형 트렌치에 형성되는 반도체 릴레이 장치.
  6. 제1항에 있어서, 상기 기판은 주로 실리콘과 실리콘 화합물로 이루어진 그룹으로부터 선택된 재료로 만들어지고, 상기 기판의 상기 상호 접속부와 전극들은 절연층으로 덮이는 반도체 릴레이 장치.
  7. 표면에 돌출부를 갖는 배선 기판을 제조하는 방법에 있어서,
    웨이퍼의 하측 표면에 비-관통 홀을 형성하는 단계;
    상기 웨이퍼의 상기 하측 표면 및 상기 비-관통 홀에 절연층을 형성하는 단 계;
    상기 비-관통 홀에 도전체를 채우는 단계;
    상기 웨이퍼의 상측 표면을 에칭하여 두 개의 돌출부를 형성하는 단계;
    상기 기판의 상기 상측 표면으로부터 상기 비-관통 홀의 저면을 개구하는 단계;
    상기 웨이퍼의 상기 상측 표면상에 절연층을 형성하는 단계;
    상기 웨이퍼의 상기 상측 표면상에 형성된 상기 절연층 중, 상기 관통홀에 대응하는 부분에 홀을 형성하는 단계; 및
    상기 웨이퍼의 상기 상측 표면에 전극 패드들을 형성하고 상기 전극 패드들을 접속하는 도전성 패턴을 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 20㎚ 이하의 지름을 갖는 금속 입자들을 포함하는 경화된 페이스트가 상기 비-관통 홀에 채워지는 도전체로서 사용되는 방법.
  9. 제7항에 있어서, 상기 도전성 패턴은 20㎚ 이하의 지름을 갖는 금속 입자들을 포함하는 페이스트를 코팅함으로써 상기 웨이퍼의 상기 상측 표면상에 형성되는 방법.
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