KR20060044387A - 반도체 장치 - Google Patents

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KR20060044387A
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유지 와따나베
미쯔아끼 가따기리
히사시 다니에
아쯔시 나까무라
도모히꼬 사또
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엘피다 메모리, 아이엔씨.
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Abstract

반도체 장치는, 반도체 패키지(2)와, 반도체 패키지(2)에 땜납 범프(4)를 통하여 전기적으로 접속하는 랜드(8)를 갖는 실장 기판(5)을 구비하고 있다. 실장 기판(5)에는, 랜드(8)가 복수 배치된 열이 복수 형성되어 있다. 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 열을 구성하는 랜드(8) 중 적어도 하나는, 랜드(8)로부터 실장 기판면을 따라 연장되는 배선(9)을 갖고 있다. 배선(9)은, 랜드(8)의 중심과 반도체 패키지(2)의 중심을 연결하는 선분보다도, 이 선분에 랜드(8)의 중심에서 직교하는 선분에 가까운 측에, 랜드(8)와의 연락부가 위치하도록 형성되어 있다.
Figure 112005014268088-PAT00001
반도체 패키지, 랜드, 땜납 범프

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1a는 본 발명의 제1 실시예의 반도체 장치를 도시하는 평면도.
도 1b는 본 발명의 제1 실시예의 반도체 장치를 도시하는 측면도.
도 1c는 도 1a에서의 A부의 확대도.
도 2a는 제1 실시예의 실장 기판의 랜드 근방을 도시하는 확대도.
도 2b는 도 2a의 선 B-B'를 따라 취한 단면도.
도 3은 제1 실시예의 반도체 패키지의 단면 모식도.
도 4는 제1 실시예의 실장 기판과 반도체 패키지를 접속한 상태의 접속부 근방의 단면 모식도.
도 5a는 제1 실시예의 반도체 장치의 온도 강하 전의 상태를 도시하는 도면.
도 5b는 제1 실시예의 반도체 장치의 온도 강하 후의 상태를 도시하는 도면.
도 6은 본 실시예의 실장 기판 표면의 랜드와 땜납 범프와의 접속부에서의 땜납 범프의 소성 왜곡 범위를 도시하는 도면.
도 7은 도 6의 소성 왜곡 범위 분포의 반도체 패키지의 1/4 영역을 확대하여 도시하는 도면.
도 8은 제1 실시예에 따른 반도체 장치의 땜납 소성 왜곡 범위 발생 메카니즘을 설명하는 도면.
도 9a는 본 발명의 제2 실시예의 반도체 장치를 도시하는 평면도.
도 9b는 본 발명의 제2 실시예의 반도체 장치를 도시하는 측면도.
도 9c는 도 9a에서의 A부의 확대도.
도 10a는 본 발명의 제3 실시예의 반도체 장치를 도시하는 평면도.
도 10b는 본 발명의 제3 실시예의 반도체 장치를 도시하는 측면도.
도 10c는 도 10a에서의 A부의 확대도.
도 11a는 본 발명의 제4 실시예의 반도체 장치를 도시하는 평면도.
도 11b는 본 발명의 제4 실시예의 반도체 장치를 도시하는 측면도.
도 11c는 도 11a에서의 A부의 확대도.
도 12a는 본 발명의 제5 실시예의 반도체 장치를 도시하는 평면도.
도 12b는 본 발명의 제5 실시예의 반도체 장치를 도시하는 측면도.
도 12c는 도 12a에서의 A부의 확대도.
도 13a는 본 발명의 제6 실시예의 반도체 장치에 이용하는 반도체 패키지의 하나의 형태의 단면 모식도.
도 13b는 제6 실시예의 반도체 패키지의 다른 형태의 단면 모식도.
도 14a는 본 발명의 제7 실시예의 반도체 장치에 이용하는 반도체 패키지의 하나의 형태의 단면 모식도.
도 14b는 제7 실시예의 반도체 패키지의 다른 형태의 단면 모식도.
도 15는 제7 실시예에 따른 반도체 장치의 땜납 소성 왜곡 범위 발생 메카니즘을 설명하는 도면.
도 16a는 본 발명의 제8 실시예의 반도체 장치를 도시하는 평면도.
도 16b는 본 발명의 제8 실시예의 반도체 장치를 도시하는 측면도.
도 17a는 본 발명의 제9 실시예의 반도체 장치를 도시하는 평면도.
도 17b는 본 발명의 제9 실시예의 반도체 장치를 도시하는 측면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 반도체 패키지
3 : 반도체 소자
4 : 땜납 접속부
5 : 실장 기판
6 : 외부 단자
7 : 솔더 레지스트
7a : 구멍
8 : 랜드
9 : 배선
10 : 에폭시 수지
11 : 내부 배선층
12 : 글래스 에폭시 기재
31 : 몰드 수지
32 : 엘라스토머
33 : 테이프
34 : 포팅 수지
35 : 내측 리드
36 : 땜납 범프(땜납 볼)
61 : 반도체 패키지 외부 칫수
[문헌 1] 일본 특개평 11-126795호 공보
본 발명은, 특히 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 갖는 반도체 장치에 관한 것이다.
반도체 메모리는, 대형 컴퓨터, 퍼스널 컴퓨터, 휴대 기기 등 여러가지 정보 기기에 사용되고 있고, 요구되는 용량이나 속도는 해마다 증가하고 있다. 대용량화나 고속화에 수반하여 반도체 메모리의 칩 치수가 증대하기 때문에, 한정된 실장 기판의 스페이스에 반도체 소자를 고밀도로 실장할 필요가 있다. 한정된 실장 면적에 대용량인 메모리를 실현하는 기술의 하나로서, 반도체 소자와 거의 동일 치수의 반도체 패키지인 CSP(칩 사이즈 패키지)를, 실장 기판의 양면에 탑재하는 반도체 장치가 개발되고 있다. 이 때, 반도체 패키지와 실장 기판과의 접속부의 신뢰성 확보가 필요하다.
전자 부품과 실장 기판과의 접속부의 신뢰성에 관계되는 종래의 반도체 장치로서, 일본 특개평 11-126795호 공보에 도시된 것이 있다. 이 종래의 반도체 장치는, 전자 부품과, 이 전자 부품에 땜납볼을 통하여 전기적으로 접속하는 랜드를 갖는 실장 기판을 구비하여 구성되어 있다. 실장 기판에는 랜드가 복수 배치된 열이 복수 형성됨과 함께, 랜드로부터 실장 기판면을 따라 연장되는 배선을 갖고 있다. 그리고, 최외주 열의 랜드에 연락하는 배선은, 각 랜드의 최외주 위치에 연락부를 갖고 있다. 또한, 그 내측의 열의 랜드에 연락하는 배선은, 외측의 열의 랜드와의 간섭을 피하기 위해서, 각 랜드의 최외주 위치보다 내측의 위치에 연락부를 갖고 있다. 땜납볼과 랜드의 배선 접속부와의 계면각이 예각으로 되어 응력 집중이 발생하는 것을 방지하기 위해서, 솔더 레지스트로부터 랜드를 돌출시켜, 땜납볼과 랜드와의 계면각을 모두 둔각으로 하는 것도 개시되어 있다.
전자 부품과 그 전자 부품을 탑재하는 실장 기판은, 일반적으로 선팽창 계수가 서로 다르다. 그 때문에, 반도체 장치의 동작 시의 발열이나 사용 환경 온도의 변화 등의 열 부하가 장치에 가해진 경우, 전자 부품과 실장 기판과의 열 변형량 차에 의해서 전자 부품과 실장 기판과의 접속부에는 열 응력이 발생한다. 이 열 응력이 크면, 그 접속부가 낮은 사이클 피로를 일으켜 접속 불량이 발생하는 것이 우려된다. 특히, 고밀도로 실장된 반도체 장치에서는 접속부의 치수적 여유도가 작기 때문에, 접속 신뢰성의 확보가 중요한 과제로 되고 있다. 특히, 전자 부품을 복수의 땜납 범프로 실장 기판에 접속하는 반도체 장치에서는, 전자 부품과 실장 기판과의 열 변형량 차가 전자 부품의 중심으로부터 떨어진 위치의 땜납 범프에 중 심 방향의 선분 상에 큰 소성(塑性) 왜곡을 발생시켜, 접속 수명을 대폭 저하시킨다고 하는 과제가 발생하고 있었다. 그러나, 상기한 문헌에는, 이 점에 관한 대응책에 대해서는 개시되어 있지 않다.
본 발명의 목적은, 열 부하에 대한 반도체 패키지와 실장 기판과의 접속부의 신뢰성을 향상시키고 대용량화, 고기능화 및 공간 절약화를 가능하게 하는 반도체 장치를 얻는 것에 있다.
본 발명의 반도체 장치는, 랜드의 중심과 반도체 패키지의 중심을 연결하는 선분보다, 그 선분에 랜드의 중심에서 직교하는 선분에 가까운 측에, 랜드와의 연락부가 위치하도록 배선이 형성되어 있는 것을 특징으로 한다.
본 발명의 제1 양태는, 반도체 패키지와, 상기 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 갖는 실장 기판을 구비하고, 상기 실장 기판에는, 상기 랜드가 복수 배치된 열이 복수 형성되고, 상기 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 상기 열을 구성하는 상기 랜드 중 적어도 하나는, 상기 랜드로부터 상기 실장 기판면을 따라 연장되는 배선을 갖고, 상기 배선은, 상기 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 상기 선분에 상기 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 랜드와의 연락부가 위치하도록 형성된 구성이다.
상기 본 발명의 제1 양태에서의, 보다 바람직한 구체적 구성은 다음과 같다.
(1) 상기 반도체 패키지는 사각형상으로 형성되고, 상기 랜드는 상기 반도체 패키지의 투영면 내에 다수 열과 다수 행으로 형성되고, 최외주의 열 및 행의 복수의 상기 랜드에 연락하는 각 배선은, 상기 각 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 각 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 각 랜드와의 연락부가 위치하도록 형성되어 있는 것.
본 발명의 제2 양태는, 반도체 패키지와, 상기 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 복수 갖는 실장 기판을 구비하고, 상기 반도체 패키지 외연을 구성하는 주변이 교차하는 영역에 가장 가깝게 위치하는 상기 랜드 중 적어도 하나는, 상기 랜드로부터 상기 실장 기판면을 따라 연장되는 배선을 갖고, 상기 배선은 상기 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 랜드와의 연락부가 위치하도록 형성된 구성이다.
이러한 본 발명의 제2 양태에서의 보다 바람직한 구체적 구성은 다음과 같다.
(1) 상기 반도체 패키지는 사각형상으로 형성되고, 상기 랜드는 상기 반도체 패키지의 투영면 내에 다수 열과 다수 행으로 형성되고, 상기 반도체 패키지의 각부(角部)에 가장 가까운 영역의 복수의 상기 랜드에 연락하는 각 배선은, 상기 각 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 상기 선분에 상기 각 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 각 랜드와의 연락부가 위치하도록 형성되어 있는 것.
전술한 본 발명의 제1 또는 제2 양태에서의 보다 바람직한 구체적 구성은 다 음과 같다.
(1) 상기 랜드는 상기 배선의 폭보다 큰 직경을 갖는 원 형상으로 형성되고, 상기 땜납 범프는 상기 랜드의 상면 및 측면에 접촉하여 접속되어 있는 것.
(2) 상기 랜드는, 상기 반도체 패키지에 신호가 전달되는 신호 랜드와, 전원 혹은 그라운드에 연락하는 전원 랜드 혹은 그라운드 랜드를 갖고, 상기 배선과의 연락부를 갖는 랜드는 상기 신호 랜드인 것.
(3) 상기 반도체 패키지는 상기 실장 기판의 주면의 양측에 배치되어 있는 것.
(4) 상기 실장 기판은, 상기 반도체 패키지와 전기적으로 접속되고, 외부와 전기적으로 접속되는 외부 단자를 갖는 것.
(5) 상기 랜드는, 상기 랜드의 상기 반도체 패키지측에 대향하는 주면과, 상기 주면에 인접하는 측벽을 갖고, 상기 땜납 범프는 상기 측벽의 일부를 피복하도록 형성되어 있는 것.
본 발명의 제3 양태는, 반도체 패키지와, 상기 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 갖는 실장 기판을 구비하고, 상기 실장 기판에는 상기 랜드가 다수 배치된 열이 복수 형성되고, 상기 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 상기 열을 구성하는 상기 랜드 중 적어도 하나의 제1 랜드는, 상기 제1 랜드로부터 상기 실장 기판면을 따라 연장되는 제1 배선을 갖고, 상기 제1 배선은, 상기 제1 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 제1 랜드의 중심에서 직교하는 선분 에 가까운 측에, 상기 랜드와의 연락부가 위치하도록 형성되고, 상기 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 상기 열의 내측에 배치되는 열을 구성하는 상기 랜드 중 적어도 하나의 제2 랜드는, 상기 제2 랜드로부터 상기 실장 기판면을 따라 연장되는 제2 배선을 갖고, 상기 제2 배선은, 상기 제2 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 제2 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 제2 랜드와의 연락부가 위치하도록 형성된 구성이다.
본 발명에 따르면, 열 부하에 대한 반도체 패키지와 실장 기판과의 접속부의 신뢰성을 향상하여 대용량화, 고기능화 및 공간 절약화를 가능하게 하는 반도체 장치가 얻어진다.
이하, 본 발명의 복수의 실시예에 대하여 도면을 이용하여 설명한다. 각 실시예의 도면에서의 동일 부호는 동일물 또는 상당물을 나타낸다.
이하, 본 발명의 제1 실시예에 대하여, 도 1 내지 도 8을 이용하여 설명한다.
본 실시예의 반도체 장치의 전체 구성에 관하여 도 1을 참조하면서 설명한다. 도 1a∼도 1c는 본 발명의 제1 실시예의 반도체 장치를 도시하는 도면이다. 도 1a는 그 반도체 장치의 전체 평면도, 도 1b는 그 측면도, 도 1c는 도 1a의 반도체 패키지를 생략한 상태의 A부 확대도이다.
도 1a에 도시한 바와 같이 반도체 장치(1)는, 반도체 소자(3)를 갖는 복수의 반도체 패키지(2)와, 이들의 반도체 패키지(2)를 땜납 접속부(4)를 통하여 주면 위에 탑재한 실장 기판(5)을 구비하여 구성되어 있다. 실장 기판(5)은, 반도체 패키지(2)의 반도체 소자(3)에 땜납 접속부(4)를 통하여 전기적으로 접속된 다수의 랜드(8)와, 이들의 각 랜드(8)로부터 실장 기판면을 따라 연장되는 배선(9)을 갖고 있다. 또한, 땜납 접속부(4)는, 후술하는 땜납 범프(36)(도 4 참조)로 구성된다.
본 실시예의 반도체 장치(1)는, SO-DIMM 규격의 DRAM 메모리 모듈이다.
각각 512Mbit의 용량을 갖는 DDR2 DRAM 반도체 패키지(2)를 실장 기판(5) 위에 8개 탑재함으로써, 메모리 모듈 전체적으로 0.5Gbyte의 용량을 가지고 있다. 각각의 반도체 패키지(2)의 평면 치수는 약 11㎜×13㎜이고, 반도체 패키지(2)의 내부에는 약 10㎜×12㎜의 평면 치수를 갖는 반도체 소자(3)가 탑재되어 있다. 반도체 패키지(2)와 실장 기판(5)은, 반도체 패키지(2)의 바로 아래에 약 0.8㎜ 간격의 격자 형상으로 배치된 땜납 접속부(4)에 의해서 접속되어 있다.
도 1a 및 도 1b에 도시한 바와 같이 반도체 패키지(2)는, 실장 기판(5)의 주면의 양측에 다수(구체적으로 설명하면, 편측 4개, 양측 8개) 배치되어 있다. 이들 반도체 패키지(2)는, 가로가 긴 구형의 실장 기판(5)에 나란히 배치되는데, 양측에 대칭 위치에 탑재되어 있다. 각 반도체 패키지(2)는, 세로가 긴 사각형상으로 형성되어, 그 외연의 4변이 주변을 구성한다.
도 1a에 도시한 바와 같이 실장 기판(5)에 형성되는 랜드(8)는, 반도체 패키지(2)의 투영면 내에 다수 열과 다수 행(구체적으로 설명하면, 6열과 15행)으로 형성되어 있다. 각 열의 랜드(8)는 등간격으로 형성되어 있다. 각 행의 랜드(8)는 중앙부가 넓은 간격인 것을 제외하고 등간격으로 형성되어 있다. 각 열 및 각 행의 랜드(8)는, 중앙부만 약간 넓은 간격을 갖는 격자 형상으로 배치되어 있다.
도 1c에 도시한 바와 같이 실장 기판(5) 표면에는 반도체 패키지(2)를 접속하기 위한 원형의 랜드(8)와, 반도체 패키지(2)와 실장 기판(5)과의 전기적 도통을 취하기 위한 배선(9)과, 땜납 접속부(4)가 스며들어 퍼지는 것을 방지하기 위한 솔더 레지스트(7)가 설치되어 있다. 랜드(8)는 땜납 접속부(4)와 땜납 접합할 필요가 있기 때문에, 랜드(8)의 상면 및 그 주변에는 솔더 레지스트(7)가 설치되어 있지 않다. 즉, 솔더 레지스트(7)에는, 랜드(8)가 위치하는 부분에 대응하여, 랜드(8)보다 약간 직경이 큰 원형의 구멍(7a)이 형성되어 있다. 이에 의해서, 땜납 접속부(4)가 땜납 접합되는 이전의 상태에서는, 랜드(8) 및 배선(9)의 일부가 표면에 노출되도록 되어 있다.
배선(9)은, 랜드(8)의 직경보다 대폭적으로 좁은 폭을 갖고 랜드(8)로부터 인출된다. 배선(9)은, 랜드(8)의 중심으로부터 반도체 패키지(2)의 중심을 연결하는 선분보다, 이 선분에 랜드(8)의 중심에서 직교하는 선분에 가까운 측에, 랜드(8)와의 연락부가 위치하도록 형성되어 있다. 이 구성은, 랜드(8)에 연락하는 모든 배선(9)에 통용되어 있다.
이들의 구조를 갖는 반도체 장치(1)에서, 실장 기판(5) 표면에 형성된 랜드(8)로부터 인출되는 배선(9)이, 탑재된 각 반도체 패키지(2)의 중심 방향으로부터 거의 직교하는 방향으로 인출되어 있다. 이 점의 상세 내용은 후술한다.
또한, 실장 기판(5)의 긴 변측의 1변에는, 외부 회로에 접속된 외부 소켓과 접속하기 위한 외부 단자(6)가 설치되어 있다. 배선(9)은, 외부 단자(6)에 대하여 직접적으로 혹은 다른 구성 요소를 통하여 간접적으로 접속된다.
다음으로, 실장 기판(5)의 구체적 구성에 관하여 도 2a 및 도 2b를 참조하면서 설명한다. 도 2a는 실장 기판(5)의 랜드 부분의 평면도, 도 2b는 도 2a의 B-B' 단면 모식도이다.
도 2a 및 도 2b에 도시한 바와 같이 실장 기판(5) 표면에는 솔더 레지스트(7)가 도포되어 있지만, 랜드(8) 근방에는 거의 원형으로 솔더 레지스트(7)가 도포되어 있지 않은 개소인 구멍(7a)이 형성되어 있다. 이 때문에, 랜드(8) 근방에서는, 글래스 에폭시 기재(12)의 에폭시 수지 부분이 실장 기판(5) 표면에 노출되어 있다. 이와 같이, 솔더 레지스트(7)를 랜드(8)로부터 떨어져 배치함으로써, 랜드(8)의 상면 및 측면에 땜납 접속부(4)를 접합하는 것이 가능하게 된다. 또한, 랜드(8)는 Cu제의 모재에 Ni 도금이 실시되는 것으로 구성되어 있다.
배선(9)은, 랜드(8)의 일 개소로부터 인출되어 있고, 랜드(8)로부터 떨어진 위치에서 솔더 레지스트(7)로 피복되어 있다. 랜드(8)와 배선(9)은, 동일 재료로 일체로 형성됨과 함께, 그 두께도 동일하다. 이것에 의해서, 랜드(8) 및 배선(9)은 매우 용이하게 형성할 수 있다.
도 2b에 도시한 바와 같이 실장 기판(5)은, 6층의 배선층을 갖는 두께 약 1㎜의 FR-4 기판이고, 글래스 에폭시 기재(12) 내부에 내부 배선층(11)을 4층 갖고, 양측의 표면에 랜드(8)나 배선(9)을 갖고 있다. 여기서, 실장 기판(5) 표면의 배선층(9)이나 랜드(8)의 두께는 약 20㎛이고, 실장 기판 표면에 도포된 솔더 레지스 트(7)는 배선층(9)이나 랜드(8)보다도 수㎛ 두껍게 형성되어 있다. 이에 의해서, 배선층(9)이 실장 기판(5) 표면에 노출되는 것을 방지하고 있다.
다음으로, 반도체 패키지(2)의 구체적 구성에 관하여 도 3을 참조하면서 설명한다. 도 3은 본 실시예의 반도체 패키지(2)의 단면 모식도이다.
반도체 패키지(2)는, 반도체 소자(3)의 능동면과 테이프(33)를 엘라스토머(elastomer)(32)를 개재하여 접속하고, 몰드 수지(31)로 밀봉함으로써 구성되어 있다. 테이프(33)와 엘라스토머(32) 사이에는 Cu 제의 내측 리드(35)가 형성되어 있고, 반도체 패키지(2)의 중앙 부근에서 반도체 소자(3)와 접속되어 전기적 도통이 취해지고 있다. 또한, 내측 리드(35)와 반도체 소자(3)의 접속부 근방은 포팅 수지(34)로 밀봉되어 있다. 또한, 반도체 패키지(2)의 소정 위치(랜드(8)에 대응하는 위치)에는, 땜납볼로 구성되는 땜납 범프(36)가 접합되어 있다.
다음으로, 실장 기판(5)과 반도체 패키지(2)와의 접합 구조에 관하여 도 4를 참조하면서 설명한다. 도 4는 본 실시예의 실장 기판(5)와 반도체 패키지(2)를 접속한 상태의 접속부 근방의 단면 모식도이다.
반도체 패키지(2)의 최상 위치에 배치되는 몰드 수지(31)는, 두께 약 150㎛의 에폭시 수지이다. 몰드 수지(31)의 하부에 배치되는 반도체 소자(3)는 두께 약 280m의 Si이고, DRAM 회로를 갖는 능동면은 하면에 배치되어 있다. 반도체 소자(3)의 하방에는 두께 약 150㎛의 저 탄성의 엘라스토머(32)가 형성되어 있다. 엘라스토머(32)를 반도체 소자(3)의 하방에 배치함으로써, 반도체 소자(3)와 다른 부재와의 열 변형량 차를 엘라스토머(32)의 변형에 의해서 흡수할 수 있다. 엘라스 토머(32)의 하방에는 두께 약 20㎛의 Cu제의 내측 리드(35), 또한 그 하방에는 폴리이미드제의 두께 약 50㎛의 테이프(33)가 배치되어 있다.
테이프(33)에는 직경 약 350㎛의 구멍(33a)이 형성되어 있고, 이 구멍(33a)을 통하여 땜납 범프(36)와 내측 리드(35)가 접속되어 있다. 또한, 땜납 범프(36)는 실장 기판(5) 표면의 랜드(8)와 접속됨으로써, 반도체 패키지(2)와 실장 기판(5)의 전기적 도통이 취해지고 있다. 여기서, 땜납 범프(36)는 랜드(8)의 표면뿐만 아니라 측면에서도 접합되므로, 표면에서만 접합되는 경우보다도 접합 강도가 증대하여, 접속 수명이 향상된다. 단, 이 때 배선(9)이 형성된 방향에서는 랜드(8)의 측면이 노출되지 않기 때문에, 땜납 범프(36)와 랜드(8)의 측면이 접합할 수 없다. 이 때문에, 배선(9)이 형성된 방향의 접합 강도는 다른 방향보다도 작아진다. 또한, 배선(9)이 형성된 방향에서는, 반원(半圓)에서의 접속 불량뿐만 아니라, 배선(9)의 단선에 의한 접속 불량의 발생도 우려된다. 본 실시예에서는, 이들의 점을 감안하여 구성되어 있다.
다음으로, 반도체 장치(1)의 온도 변화 시(온도 강하 시)의 변형에 관하여 도 5a 및 도 5b를 참조하면서 설명한다. 도 5a는 반도체 장치(1)의 온도 강하 전의 상태를 나타내고, 도 5b는 반도체 장치(1)의 온도 강하 후의 상태를 나타내고 있다. 또한, 도 5a 및 도 5b에는 실장 기판(5) 위에 탑재되는 8개의 반도체 패키지(2) 중 1개를 추출하고, 형상의 대칭성을 이용하여 반도체 패키지(2)의 1/4의 형상을 나타낸다. 또한, 실장 기판 양면에서의 형상의 대칭성으로부터, 실장 기판(5)은 두께 방향 중심을 대칭으로 한 1/2의 형상을 나타낸다. 도 5a의 (a) 및 도 5b의 (a)는 사시도이고, 도 5a의 (b) 및 도 5b의 (b)는 측단면도이다.
반도체 장치(1)가 온도 강하한 경우, 반도체 패키지(2)보다도 실장 기판(5)쪽이 선팽창 계수가 크기 때문에 열 변형량에 차가 발생하고, 그 결과 땜납 범프(36)에 전단(剪斷) 방향의 부하가 생긴다. 땜납 범프(36)가 반도체 패키지(2)에 대하여 거의 균등하게 배치되어 있는 경우, 땜납 범프(36)가 받는 전단 방향의 부하는 반도체 패키지(2)의 중심 위치로부터 빠를수록 커지기 때문에, 반도체 패키지(2)의 중심 위치로부터 먼 땜납 범프(36)일수록 변형이 커진다.
또한, 실장 기판(5)의 양면에 반도체 패키지(2)가 실장되어 있기 때문에, 실장 기판(5)의 휘어짐 변형은 구속되어 있다. 한편, 반도체 패키지(2)의 휘어짐 변형은, 반도체 패키지(2)의 중심부 근방에서는 작고, 반도체 패키지(2)의 주변부에서 위로 볼록한 곡율을 갖는 휘어짐 변형이 발생하고, 반도체 패키지(2)의 주변부는 하방으로 변위한다. 이것은 반도체 패키지 중심부 근방에서는 복수의 땜납 범프(36)에 의해서 실장 기판(5)와 접속되어 반도체 패키지(2)의 휘어짐 변형이 구속되고, 반도체 패키지(2)의 주변부에서는 땜납 범프(36)에 의한 구속이 작아지기 때문에 반도체 소자(3)와 엘라스토머(32)나 테이프(33)와의 선팽창 계수차에 기인하는 위로 볼록한 곡율을 갖는 휘어짐 변형이 발생하기 때문이다.
다음으로, 실장 기판(5) 표면의 랜드(8)와 땜납 범프(36)와의 접속부에서의 땜납 범프(36)의 소성 왜곡에 관하여 도 6 및 도 7을 참조하면서 설명한다. 도 6은 본 실시예의 실장 기판(5) 표면의 랜드(8)와 땜납 범프(36)와의 접속부에서의 땜납 범프(36)의 소성 왜곡 범위를 도시하는 도면, 도 7은 도 6의 소성 왜곡 범위 분포의 반도체 패키지(2)의 1/4 영역을 확대하여 도시하는 도면이다. 여기서, 소성 왜곡 범위는, 온도 사이클 시험 등의 열 부하가 가해지는 경우에, 1 사이클당 증가하는 땜납의 소성 변형에 의한 왜곡이고, 이 값이 클수록 접속 수명이 저하하는 것이 알려져 있다.
도 6 및 도 7에서, 색이 짙은 개소일수록 소성 왜곡 범위가 큰 것을 나타내고 있다. 또한, 이 소성 왜곡 범위의 분포는, 랜드(8)로부터 인출되는 배선(9)은 형성하고 있지 않은 조건의 것이다. 도 6에는, 땜납 범프(36)의 위치를 분명히 하기 위해, 반도체 패키지 외형(61), 반도체 소자 외형(62), 땜납 범프 외형(63), 실장 기판측 랜드와의 접합부에서의 땜납 소성 왜곡 분포(64)를 나타낸다.
도 6 및 도 7로부터 분명한 바와 같이, 반도체 패키지(2)의 중심 C로부터 떨어진 땜납 범프(36)일수록 소성 왜곡 범위가 큰 것을 알 수 있다. 바꾸어 말하면, 반도체 패키지(2)의 외연인 주변에 가까운 땜납 범프(36)일수록 소성 왜곡 범위가 큰 것을 알 수 있다. 따라서, 반도체 패키지(2)의 각부에 가까운 땜납 범프(36)일수록 소성 왜곡 범위가 크다.
또한, 랜드(8)의 중심과 반도체 패키지(2)의 중심 C를 연결하는 선분에 가까운 땜납 범프(36)의 주연부에 소성 왜곡 범위가 큰 영역이 나타나고, 이 중심을 연결하는 선분에 랜드(8)의 중심에서 직교하는 선분에 가까운 땜납 범프(36)의 주연부에 소성 왜곡 범위가 작은 영역이 나타난다. 이 경향은, 반도체 패키지(2)의 중심으로부터 떨어진 땜납 범프(36)일수록, 바꾸어 말하면, 반도체 패키지(2)의 외연인 주변에 가까운 땜납 범프(36)일수록 현저하다. 따라서, 반도체 패키지(2)의 주 변이 교차하는 각부에 가까운 땜납 범프(36)에서는, 땜납 범프(36)의 중심과 반도체 패키지(2)의 중심을 연결하는 선분에 가까운 부분으로부터 반도체 패키지(2)의 중심을 향하는 방향 D1과, 그 방향으로부터 180° 회전한 방향, 즉 반도체 패키지(2)의 각부 방향 D2에, 소성 왜곡 범위가 특히 큰 영역이 보인다. 본 실시예에서는, 각 반도체 패키지(2)에 6열(편측 3열)의 땜납 범프(36)가 설치되어 있고, 도 7 중 가장 아래에 위치하는 3개의 땜납 범프(36)에서는 특히 소성 왜곡 범위가 크다. 이것은, 반도체 패키지(2) 중심으로부터의 거리가 멀기 때문이다.
또한, 이들의 땜납 범프(36)로부터 반도체 패키지(2) 중심에 근접함으로써(도면의 위로 이동함으로써) 발생하는 소성 왜곡 범위는 저감하지만, 이들의 소성 왜곡 범위는 1∼2 피치(본 실시예에서는 0.8㎜/피치)정도 이동해도 급격하게는 저감하지 않는다. 이것은, 각부의 땜납 범프(36)와 반도체 패키지(2) 중심의 거리가 크기 때문에, 1∼2 피치 정도 반도체 패키지(2) 중심으로부터의 거리가 작아져도 거리의 변화량의 절대값이 작아서, 발생하는 소성 왜곡 범위를 크게 저감하는 효과가 나타나지 않기 때문이다. 특히, 가장 외측 열의 땜납 범프(36)의 소성 왜곡 범위가 저감하는 효과는 적다.
이들의 것으로부터, 적어도 각부에 배치된 땜납 범프(36)에서 발생하는 큰 소성 왜곡 범위에 대하여, 접속 신뢰성을 확보할 필요가 있음과 함께, 보다 바람직하게는, 가장 외측의 열의 땜납 범프(36)에서 발생하는 큰 소성 왜곡 범위에 대하여, 접속 신뢰성을 확보하는 것이 바람직하다. 본 실시예에서는, 반도체 패키지 외연을 구성하는 주변이 교차하는 영역에 가장 가깝게 위치하는 랜드(8)에 연락하 는 배선(9)은, 랜드(8)의 중심으로부터 반도체 패키지(2)의 중심을 연결하는 선분보다, 이 선분에 랜드(8)의 중심에서 직교하는 선분에 가까운 측에, 랜드(8)와의 연락부가 위치하도록 형성되어 있는 것은 물론, 가장 외측의 열을 포함하는 모든 랜드(8)에 연락하는 배선(9)은, 랜드(8)의 중심으로부터 반도체 패키지(2)의 중심을 연결하는 선분보다, 이 선분에 랜드(8)의 중심에서 직교하는 선분에 가까운 측에, 랜드(8)와의 연락부가 위치하도록 형성되어 있다.
한편, 반도체 패키지(2)의 중심 위치에 가까운 땜납 범프(36)에서는, 반도체 패키지(2)의 중심 방향 D1에 가까운 부분에 소성 왜곡 범위가 큰 영역을 나타내며, 그 반대측의 부분에서는 소성 왜곡 범위는 작다.
소성 왜곡 범위가 큰 방향이 땜납 범프의 위치에 따라 다른 메카니즘을, 도 8을 참조하면서 설명한다. 도 8은 본 실시예에 따른 반도체 장치의 땜납 소성 왜곡 범위 발생 메카니즘을 설명하는 도면이다.
땜납 범프(36)의 실장 기판(5) 표면의 랜드(8)와의 접합부에 소성 왜곡 범위가 발생하는 주된 원인으로서, 「반도체 패키지(2)와 실장 기판(5)의 선팽창 계수차에 기인하는 전단 변형」, 「반도체 패키지(2)나 실장 기판(5)의 휘어짐 변형에 기인하는 굽어짐 변형」, 「땜납 범프(36)와 랜드(8)의 선팽창 계수차에 기인하는 국소적인 변형」의 3개를 들 수 있다. 이들의 원인에 의해서 발생하는 소성 왜곡 범위는, 땜납 범프 위치나 방향에 따라 서로 다르다. 이들을 정리한 것이 도 8이다.
처음에, 「반도체 패키지(2)와 실장 기판(5)의 선팽창 계수차에 기인하는 전 단 변형」은, 땜납 범프(36)가 반도체 패키지(2)에 대하여 거의 균등하게 배치되어 있는 경우에는, 반도체 패키지(2)의 중심 위치 C를 중심으로 하여 발생한다. 즉, 반도체 패키지(2)의 중심 위치 C에서는 전단 변형은 발생하지 않고, 반도체 패키지 중심부 근방의 땜납 범프(36)에서는 비교적 작은 소성 왜곡 범위가 발생하고, 반도체 패키지(2)의 중심 위치로부터 먼 반도체 패키지 각부 근방의 땜납 범프(36)에서는 큰 소성 왜곡 범위가 발생한다. 이 때, 실장 기판(5)쪽이 반도체 패키지(2)보다도 선팽창 계수가 크기 때문에, 온도 강하 시에는 땜납 범프(36)의 반도체 패키지(2)의 중심 방향 D1에 인장 왜곡이 발생하고, 반도체 패키지(2)의 각부 방향 D2에는 압축 왜곡이 발생한다. 반도체 패키지 중심 방향과 직교하는 방향 CD에서는 영향이 작다.
다음으로, 「반도체 패키지(2)나 실장 기판(5)의 휘어짐 변형에 기인하는 굽어짐 변형」에서, 본 실시예에서는 실장 기판(5) 위에 반도체 패키지(2)를 양면 실장하고 있기 때문에, 실장 기판(5)의 휘어짐 변형은 작다. 한편, 반도체 패키지(2)는, 도 5에 도시한 바와 같이 반도체 패키지(2)의 중심 근방에서는 휘어짐이 작고, 반도체 패키지(2)의 각부에서는 위로 볼록한 휘어짐 변형이 발생한다. 따라서, 반도체 패키지(2)의 중심부 근방의 땜납 범프(36)에는 휘어짐 변형의 영향은 작고, 반도체 패키지(2)의 각부 근방의 땜납 범프(36)는 반도체 패키지에 의해서 억눌려지기 때문에 압축 왜곡이 발생한다. 이 때, 반도체 패키지(2)의 각부 방향 D2가 가장 반도체 패키지(2)의 휘어짐이 커지기 때문에, 이 방향의 압축 왜곡이 커진다.
다음으로, 「땜납 범프(36)와 랜드(8)의 선팽창 계수차에 기인하는 국소적인 변형」에서, 본 실시예에서는 Cu제의 랜드(8)를 이용하고 있고, 땜납 범프(36)보다도 선팽창 계수가 작다. 이 때문에, 온도 강하 시에는 땜납 범프(36)가 랜드(8)에 의해서 인장 부하를 받기 때문에, 땜납 범프(36)는 어느 방향으로도 인장 왜곡이 발생한다. 단, 이것은 국소적인 물성의 차이에 의한 것이기 때문에, 발생하는 왜곡의 절대값은 작다.
이들 결과를 정리하면, 반도체 패키지(2) 중심부 근방의 땜납 범프(36)에서는 반도체 패키지 중심 방향 D1로 큰 왜곡이 발생하고, 반도체 패키지(2)의 각부 근방의 땜납 범프(36)에서는 반도체 패키지 중심 방향 D1과 각부 방향 D2로 큰 왜곡이 발생한다.
실장 기판의 랜드(8)로부터 배선(9)을 인출하는 경우, 상술한 바와 같이 배선(9)을 인출하는 방향으로는 다른 방향보다도 접합 강도가 저하한다. 따라서, 배선(9)을 인출하는 경우에는 상기한 왜곡이 커지는 방향을 피하는 것이, 땜납 범프(36)나 배선(9)의 단선을 방지하는 접속 신뢰성의 향상에 유효하다.
이들의 것으로부터, 본 실시예에서는 모든 랜드(8)로부터의 배선(9)의 인출 방향을 왜곡이 작은 반도체 패키지 중심 방향과 직교하는 방향으로 하고 있다.
다음으로, 본 발명의 제2∼제9 실시예에 대하여 도 9a∼도 17b를 이용하여 설명한다. 이 제2∼제9 실시예는, 이하에 설명한 바와 같이 제1 실시예와 상위한 것이며, 그 밖의 점에 대해서는 제1 실시예와 기본적으로는 동일하다.
(제2 실시예)
도 9a는 본 발명의 제2 실시예의 반도체 장치의 전체 평면도, 도 9b는 그 측면도, 도 9c는 도 9a의 반도체 패키지를 생략한 상태의 A부 확대도이다.
제1 실시예와 제2 실시예와의 상위점은, 제1 실시예에서는 모든 랜드(8)에 배선(9)을 형성하고 있는데 대하여, 제2 실시예에서는 일부 랜드(8)에는 배선(9)을 이용하고 있지 않은 전기적으로 미접속된 랜드(111)를 형성하고 있는 점이다. 이들 배선(9)을 이용하고 있지 않은 랜드(111)는 전기적인 기능은 갖지 않지만, 이들의 랜드(111)를 형성함으로써 다른 전기적 도통이 취해지고 있는 접속부의 신뢰성을 향상시킬 수 있다. 특히, 반도체 패키지(2)의 각부나 주변부에 미접속된 랜드(111)를 형성함으로써, 그 내측(반도체 패키지(2)의 중심에 가까운 측)에 배치되는 접속부의 신뢰성을 향상시킬 수 있다. 이와 같이, 미접속된 랜드(111)가 있는 경우에도, 다른 랜드(8)로부터 인출되는 배선(9)은, 전술한 메카니즘에 따라서 땜납 소성 왜곡 범위가 작은 방향으로 형성함으로써 접속 신뢰성을 향상시킬 수 있다. 또, 제2 실시예에서는 미접속된 랜드(111)도 격자 형상으로 배치하고 있지만, 이들 랜드(111)를 격자점과는 서로 다른 위치에 배치할 수도 있다.
(제3 실시예)
도 10a는 본 발명의 제3 실시예의 반도체 장치의 전체 평면도, 도 10b는 그 측면도, 도 10c는 도 10a의 반도체 패키지를 생략한 상태의 A부 확대도이다.
제1 실시예와 제3 실시예의 상위점은, 제1 실시예에서는 모든 랜드(8)가 격자 형상으로 배치되어 있는 것에 대하여, 제3 실시예에서는 일부에 랜드(8)가 형성되어 있지 않은 개소가 있는 점이다. 전기적으로 필요한 접속 핀수가 격자점수보 다도 적은 경우, 격자의 일부에 랜드(8)를 형성하지 않음으로써 실장 기판의 배선 주회성을 용이하게 하거나, 패키지 탑재 위치의 자유도를 높이거나 할 수 있다. 이 경우에는, 격자점 모두에 랜드(8)가 형성되어 있는 경우와 비교하여, 땜납(36)에 발생하는 소성 왜곡 범위가 증가하는 것이 우려된다. 그러나, 그 발생 메카니즘은 전술한 제1 실시예인 경우와 마찬가지이기 때문에, 제1 실시예와 마찬가지로 땜납 소성 왜곡 범위가 작은 방향으로 형성함으로써 접속 신뢰성을 향상시킬 수 있다.
(제4 실시예)
도 11a는 본 발명의 제4 실시예의 반도체 장치의 전체 평면도, 도 11b는 그 측면도, 도 11c는 도 11a의 반도체 패키지를 생략한 상태의 A부 확대도이다.
제1 실시예와 제4 실시예와의 상위점은, 제1 실시예에서는 모든 랜드(8)로부터 인출되는 배선(9)은, 땜납 소성 왜곡 범위가 작은 방향으로 형성되어 있었던 것에 대하여, 제4 실시예에서는 일부에 땜납 소성 왜곡 범위가 큰 방향으로 형성되어 있는 배선(9)이 있는 점이다. 이 땜납 소성 왜곡 범위가 큰 방향으로 배선(9)이 형성되어 있는 랜드(8)는 전원 핀(131)이다. 이와 같이 땜납 소성 왜곡 범위가 큰 방향으로 배선이 배치된 경우, 이 접속부의 접속 수명은 다른 것보다도 저하하는 것이 우려된다. 그러나, 전원 핀(131)은 동일한 전위를 갖는 핀이 복수 존재하기 때문에, 어느 하나의 핀의 접속부가 수명이 다한 경우에도, 반도체 장치는 동작할 수 있다.
또한, 전원 핀(131)에는, 신호 전송을 행하는 신호 핀과 비교하여 통전하는 전류가 크기 때문에 폭이 넓은 배선(9)을 이용할 필요가 있는 경우가 있다. 폭이 넓은 배선(9)을 이용하는 경우, 실장 기판(5) 표면에서의 배선(9)의 주회성이 저하하기 때문에, 이상적인 방향으로 배선(9)을 인출하는 것이 곤란해지는 경우가 있다. 이들의 것으로부터, 복수의 동일 전위를 갖는 전원 핀에 한하여, 그 일부의 전원 핀을 땜납 소성 왜곡 범위가 큰 방향으로 배선(9)을 형성할 수 있다. 단, 이 경우에도, 동일 전위를 갖는 모든 전원 핀의 배선(9)을 땜납 소성 왜곡 범위가 큰 방향으로 형성할 수는 없다.
(제5 실시예)
도 12a는 본 발명의 제5 실시예의 반도체 장치의 전체 평면도, 도 12b는 그 측면도, 도 12c는 도 12a의 반도체 패키지를 생략한 상태의 A부 확대도이다.
제1 실시예와 제5 실시예와의 상위점은, 제5 실시예에서는 랜드(8)의 배치가 반도체 패키지(2)에 대하여 크게 치우쳐 있는 점이다. 이와 같이, 랜드(8)의 배치가 크게 치우쳐 있는 경우, 전술한 「반도체 패키지(2)와 실장 기판(5)의 선팽창 계수차에 기인하는 전단 변형」의 중심으로 되는 위치, 즉 전단 변형을 발생하지 않는 위치는 반도체 패키지(2)의 중심 위치와는 서로 다르다. 이것은 「반도체 패키지(2)와 실장 기판(5)의 선팽창 계수차에 기인하는 전단 변형」에는 땜납 접속부를 갖지 않는 부분(땜납 접속부로부터 오버행(overhang)하고 있는 부분)은 영향을 주지 않기 때문이다.
따라서, 제5 실시예와 같이 랜드(8)의 배치가 반도체 패키지(2)에 대하여 치우쳐 있는 반도체 패키지(2)에서는, 도면 중에 도시한 바와 같이 접속부의 최외국 으로 둘러싸인 영역의 중심 위치에 기초하여 배선(9)의 방향을 정함으로써, 반도체 패키지(2)와 실장 기판(5)의 접속 신뢰성을 확보할 수 있다.
(제6 실시예)
도 13a 및 도 13b는 본 발명의 제6 실시예의 반도체 장치(1)에 이용하는 반도체 패키지(2)의 단면 모식도이다. 제1 실시예와 제6 실시예와의 상위점은, 제6 실시예에서는 반도체 패키지(2)의 내부에 엘라스토머(32)를 갖지 않고 1차 기판(83)을 갖는 점이다.
도 13a는 제6 실시예의 하나의 형태를 나타내는 반도체 패키지(2)를 나타낸다. 이 반도체 패키지(2)에서는, 반도체 소자(3)의 능동면을 1차 기판(83)측에 배치하고, 반도체 소자(3)와 1차 기판(83)을 플립 칩 접속함으로써 반도체 소자(3)와 1차 기판(83)의 전기적 도통을 취하고 있다. 본 구조에서는, 제1 실시예와 달리 반도체 소자(3)와 다른 부재와의 열 변형량 차를 흡수하는 엘라스토머(32)를 형성하고 있지 않기 때문에, 플립 칩 접속부의 접속 신뢰성 저하가 우려된다. 따라서, 반도체 소자와 1차 기판의 사이에 언더필재(81)를 도포함으로써, 플립 칩 접속부의 신뢰성을 확보하고 있다.
도 13b는 제6 실시예의 다른 형태를 나타내는 반도체 패키지(2)를 나타낸다. 이 반도체 패키지(2)에서는, 반도체 소자(3)의 능동면을 1차 기판(83)의 반대측에 배치하고, 반도체 소자(3)와 1차 기판(83)을 본딩 와이어(91)를 이용하여 전기적 도통을 취하고 있다. 본 구조에서는, 반도체 소자(3)와 1차 기판(83)을 다이본딩재(91)로 접속하고 있다. 이것에 의해서, 반도체 소자(3)와 다른 부재와의 열 변 형량 차는 본딩 와이어의 변형에 의해서 흡수되기 때문에, 접속 신뢰성을 확보할 수 있다.
이와 같이, 반도체 패키지(2)의 내부에 엘라스토머(32)를 갖지 않는 구조에서도, 반도체 패키지(2)와 실장 기판(5)과의 접속부의 땜납 소성 왜곡 범위를 발생시키는 메카니즘은, 제1 실시예에 도시한 3개의 메카니즘과 마찬가지이다. 따라서, 제6 실시예의 반도체 패키지(2)를 실장 기판(5)에 탑재하는 경우에도, 제1 실시예와 마찬가지의 방향으로 랜드 배선을 인출함으로써, 반도체 패키지(2)와 실장 기판(5)의 접속 신뢰성을 확보할 수 있다.
(제7 실시예)
도 14a 및 도 14b는 본 발명의 제7 실시예의 반도체 장치(1)에 이용하는 반도체 패키지(2)의 단면 모식도, 도 15는 제7 실시예에 따른 반도체 장치의 땜납 소성 왜곡 범위 발생 메카니즘을 설명하는 도면이다.
제1 실시예와 제7 실시예와의 상위점은, 제7 실시예에서는 반도체 패키지(2)의 내부에 엘라스토머(32)를 갖지 않고, 1차 기판(83)을 갖는 점과, 반도체 패키지(2) 내부에 복수의 반도체 소자(3)를 갖는 점이다. 한정된 실장 면적에 의해 많은 반도체 소자(3)를 탑재하기 위한 하나의 방법으로서, 제7 실시예와 같이 하나의 반도체 패키지(2)에 복수의 반도체 소자(3)를 내장하는 것이 유효하다.
도 14a는 제7 실시예의 하나의 형태를 나타내는 반도체 패키지(2)를 나타낸다. 이 반도체 패키지(2)에서는, 반도체 패키지(2) 내부에 2매의 반도체 소자(3)를 갖고, 하단의 반도체 소자(3)는 플립 칩 접합(82)에 의해서 1차 기판(83)과 접 속되고, 상단의 반도체 소자(3)는 본딩 와이어(91)에 의해서 1차 기판(83)과 접합되어 있다.
도 14b는 제7 실시예의 다른 형태를 나타내는 반도체 패키지(2)를 나타낸다. 이 반도체 패키지(2)에서는, 반도체 패키지(2)의 내부에 4매의 반도체 소자(3)를 갖고, 각각의 반도체 소자(3)는 반도체 소자(3) 내부에 형성된 관통 전극에 의해서 접속되어 있다.
이들 구조의 반도체 패키지(2)에서는, 반도체 소자(3)를 1매만 갖는 구조와 비교하여 반도체 소자(3)의 총 두께가 커진다. 그 때문에, 반도체 패키지(3)의 굽어짐 강성이 커져서, 휘어짐 변형이 발생하기 어려워진다.
그 때의 반도체 패키지(2)와 실장 기판(5)과의 접속부의 땜납 소성 왜곡 범위를 발생시키는 메카니즘과 효과를 도 15에 정리하여 도시한다. 주된 발생 메카니즘은 제1 실시예의 도 8과 동일한 3 종류이지만, 본 실시예에서는 반도체 패키지(2)의 휘어짐 변형이 감소하기 때문에 메카니즘의 「반도체 패키지나 실장 기판의 휘어짐 변형에 기인하는 굽어짐 변형」의 효과가 감소한다. 그 때문에, 도 8에서는 「압축 왜곡 대」이었던 반도체 패키지 각부 근방의 땜납 범프(36)의 반도체 패키지 각부 방향의 왜곡은 「압축 왜곡 소」로 된다. 그러나, 이 개소의 땜납 범프(36)에는 메카니즘의 「반도체 패키지와 실장 기판의 선팽창 계수차에 기인하는 전단 변형」의 효과에 의해서 큰 압축 왜곡이 발생하기 때문에, 랜드(8)로부터의 배선(9)의 인출에 적합하지 않은 것은 제1 실시예와 마찬가지이다. 이들의 것으로부터, 반도체 패키지(2)의 내부에 복수의 반도체 소자(3)를 갖는 구조에서도, 랜드 (8)로부터 배선을 제1 실시예와 마찬가지 방향으로 인출함으로써, 반도체 패키지(2)와 실장 기판(5)의 접속 신뢰성을 확보할 수 있다.
(제8 실시예)
도 16a는 본 발명의 제8 실시예의 반도체 장치의 전체 평면도, 도 16b는 그 측면도이다.
제1 실시예와 제8 실시예와의 상위점은, 제8 실시예에서는 실장 기판(5)의 양면에 반도체 패키지(2)가 대칭으로 배치되어 있지 않은 점이다. 제8 실시예와 같이, 실장 기판(5)에 대하여 반도체 패키지(2)의 탑재 위치가 대칭이 아닌 경우, 실장 기판(5)에는 열 부하에 의해서 휘어짐 변형이 발생한다. 단, 고밀도로 반도체 패키지(2)가 탑재된 실장 기판(5)에서는, 실장 기판(5)은 반도체 패키지(2)가 한 면에만 배치된 경우와 같이 크게 휘어짐 변형할 수는 없다. 그 때문에, 실장 기판(5)의 휘어짐 변형이 반도체 패키지(2)와 실장 기판(5)의 접속부에 미치는 영향은 작다. 따라서, 제8 실시예에서도, 랜드(8)로부터 배선을 제1 실시예와 마찬가지의 방향으로 인출함으로써, 반도체 패키지(2)와 실장 기판(5)의 접속 신뢰성을 확보할 수 있다.
(제9 실시예)
도 17a는 본 발명의 제9 실시예의 반도체 장치의 전체 평면도, 도 17b는 그 측면도이다.
제1 실시예와 제9 실시예와의 상위점은, 제1 실시예에서는 실장 기판 치수가 SODIMM 규격에 기초한 것인데 대하여, 제9 실시예에서는 DIMM 규격에 기초한 실장 기판(5)으로, 실장 기판(5)이 커서, 탑재되는 반도체 패키지 수도 많은 점이다. 제9 실시예에서는 실장 기판(5)의 휘어짐 변형은 작기 때문에, 실장 기판 치수나 탑재되는 반도체 패키지(2)의 수의 차이가, 반도체 패키지(2)와 실장 기판(5)의 접속부에 미치는 영향은 작다. 따라서, 제9 실시예에서도, 랜드(8)로부터 배선을 제1 실시예와 마찬가지의 방향으로 인출함으로써, 반도체 패키지(2)와 실장 기판(5)의 접속 신뢰성을 확보할 수 있다.
이상, 본 발명을 각 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 취지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본 발명에 따르면, 열 부하에 대한 반도체 패키지와 실장 기판과의 접속부의 신뢰성을 향상시키고 대용량화, 고기능화 및 공간 절약화를 가능하게 하는 반도체 장치가 얻어진다.

Claims (10)

  1. 반도체 패키지와,
    상기 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 갖는 실장 기판을 포함한 반도체 장치로서,
    상기 실장 기판에는, 상기 랜드가 복수 배치된 열이 복수 형성되고,
    상기 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 상기 열을 구성하는 상기 랜드 중 적어도 하나는, 상기 랜드로부터 상기 실장 기판면을 따라 연장되는 배선을 갖고,
    상기 배선은, 상기 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 랜드와의 연락부(連絡部)가 위치하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 패키지와,
    상기 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 복수개 갖는 실장 기판을 포함한 반도체 장치로서,
    상기 반도체 패키지 외연을 구성하는 주변이 교차하는 영역에 가장 가깝게 위치하는 상기 랜드 중 적어도 하나는, 상기 랜드로부터 상기 실장 기판면을 따라 연장되는 배선을 갖고,
    상기 배선은, 상기 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 랜드와의 연락부가 위치하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 패키지는 사각형상으로 형성되고, 상기 랜드는 상기 반도체 패키지의 투영면 내에 다수 열과 다수 행으로 형성되고, 최외주의 열 및 행의 복수의 상기 랜드에 연락하는 각 배선은, 상기 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분에 대하여 상기 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 각 랜드와의 연락부가 위치하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 반도체 패키지는 사각형상으로 형성되고, 상기 랜드는 상기 반도체 패키지의 투영면 내에 다수 열과 다수 행으로 형성되고, 상기 반도체 패키지의 각부(角部)에 가장 가까운 영역의 복수의 상기 랜드에 연락하는 각 배선은, 상기 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분에 대하여 상기 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 각 랜드와의 연락부가 위치하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 랜드는 상기 배선의 폭보다 큰 직경을 갖는 원 형상으로 형성되며 상기 땜납 범프는 상기 랜드의 상면 및 측면에 접촉하여 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 랜드는 상기 반도체 패키지에 신호가 전달되는 신호 랜드와, 전원 혹은 그라운드에 연락하는 전원 랜드 혹은 그라운드 랜드를 갖고, 상기 배선과의 연락부를 갖는 랜드는 상기 신호 랜드인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 반도체 패키지는 상기 실장 기판의 주면의 양측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 실장 기판은, 상기 반도체 패키지와 전기적으로 접속되고 외부와 전기적으로 접속되는 외부 단자를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 랜드는, 상기 랜드의 상기 반도체 패키지측에 대향하는 주면과, 상기 주면에 인접하는 측벽을 갖고, 상기 땜납 범프는 상기 측벽의 일부를 피복하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 반도체 패키지와,
    상기 반도체 패키지에 땜납 범프를 통하여 전기적으로 접속하는 랜드를 갖는 실장 기판을 포함한 반도체 장치로서,
    상기 실장 기판에는 상기 랜드가 다수 배치된 열이 복수 형성되고,
    상기 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 상기 열을 구성하는 상기 랜드 중 적어도 하나의 제1 랜드는, 상기 제1 랜드로부터 상기 실장 기판면을 따라 연장되는 제1 배선을 갖고,
    상기 제1 배선은, 상기 제1 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다, 이 선분에 상기 제1 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 랜드와의 연락부가 위치하도록 형성되고,
    상기 반도체 패키지 외연을 구성하는 주변에 각각 가장 가까운 측에 위치하는 상기 열의 내측에 배치되는 열을 구성하는 상기 랜드 중 적어도 하나의 제2 랜드는, 상기 제2 랜드로부터 상기 실장 기판면을 따라 연장되는 제2 배선을 갖고,
    상기 제2 배선은, 상기 제2 랜드의 중심과 상기 반도체 패키지의 중심을 연결하는 선분보다도, 이 선분에 상기 제2 랜드의 중심에서 직교하는 선분에 가까운 측에, 상기 제2 랜드와의 연락부가 위치하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
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