KR20060038905A

KR20060038905A - 인장 실리콘을 구비하는 고성능 내장 ｄｒａｍ 기술

Info

Publication number: KR20060038905A
Application number: KR1020057010283A
Authority: KR
Inventors: 잭 에이. 맨델맨; 제프레이 피. 감비노; 겡 왕
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2005-06-07
Filing date: 2003-01-08
Publication date: 2006-05-04
Also published as: KR100714930B1

Abstract

반도체 디바이스가 동일한 기판의 인장 계층 영역 및 인장 계층-없는 영역에 제조된다. 예컨대, 딥 트렌치 저장 셀인 메모리 셀과 같은 제1 반도체 디바이스가 기판의 인장 계층-없는 영역에 형성된다. 인장 계층 영역은 동일한 기판에 선택적으로 형성된다. 예컨대 MOSFET 로직 디바이스인 FET와 같은 제2 반도체 디바이스(66, 68, 70)가 인장 계층 영역에 형성된다.

Description

인장 실리콘을 구비하는 고성능 내장 ＤＲＡＭ 기술 {HIGH PERFORMANCE EMBEDDED DRAM TECHNOLOGY WITH STRAINED SILICON}

본 발명의 분야는 반도체 프로세싱에 관한 것이다. 특히, 본 발명은 동일 기판의 인장 계층 영역(strained layer region) 및 인장 계층-없는 영역(strained layer-free region)에서 반도체 디바이스를 형성하는 것에 관한 것이다.

인장 실리콘 채널에 형성된 금속-옥사이드-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor: MOSFET)와 같은 반도체 디바이스가 이동성 및 성능에 있어서 상당한 개선을 제공하는 것으로 나타났다. 로직 지원 영역(logic support areas)에 인장 실리콘을 제공하면서 DRAM 에레이 영역에 고 품질의 결함-없는 실리콘을 유지하는 것에 대한 필요성에 힘입어, 내장-DRAM 애플리케이션을 위하여 동일한 반도체 칩 상에 고밀도(dense), 저-누설(low-leakage) DRAM 에레이와 같은 메모리와 고성능 인장 실리콘 로직 타입 MOSFET을 성공적으로 통합시킬 수 있게 되었다. 내재적으로 응력(strain)을 생성하기 위해 요구되는 인장 실리콘 및 기판은 매우 증가된 실리콘 변위(dislocation)를 야기하고, 이로 인해 저-누설 DRAM 셀과 호환되지 못하도록 된다. 또한, DRAM 셀 형성에 요구되는 소정의 온도를 초과하는 반도체 프로세스는 현재 실시되는 인장 실리콘 형 성에 적합하지 않을 수 있다.

저-누설 고-밀도 DRAM 셀과 동일한 기판에 고-성능 인장 실리콘 지원 MOSFET을 형성하는 것이 요망된다.

따라서, 본 발명의 목적은 저-누설 고-밀도 DRAM 셀과 동일한 기판에 고-성능 인장 실리콘 지원 MOSFET을 형성하는 것이다.

본 발명은 반도체 기판의 인장 계층-없는 영역에 형성된, 예컨대 저-누설 DRAM 셀과 같은 제1 반도체 디바이스를 개시한다. 동일한 반도체 기판상에서, 인장 계층-없는 영역과는 별도로 인장 계층 영역이 반도체 기판에 선택적으로 형성되고, 예컨대 고-성능 MOSFET과 같은 제2 반도체 디바이스가 인장 계층 영역에 형성된다.

본 발명의 전술한 및 기타 특징이 이하 주어지는 본 발명의 상세한 설명을 검토하면 더욱더 명확해 질 것이다. 이어지는 설명에서, 첨부되는 도면에서 몇 개의 그림이 참조 될 것이다.

도 1 내지 도 8은 본 발명의 방법에 따른 단계 동안에 등장하는 반도체 구조의 단면도.

도 1을 참조하면, 기판(10)의 인장 계층-없는 영역에 형성된 메모리 셀(12)을 갖는 p-타입 실리콘 기판(10)이 제공된다. 도 1에서, 메모리 셀(12)은 트렌치 저장 커패시터(trench storage capacity: 14) 및 수직 MOSFET(16)을 구비하는 DRAM 셀이고, 이는 예컨대 본 명세서에 참조로서 통합되는 공동 양도된 미국 특허 번호 6,225,158 B1에 설명된 바와 같다. 메모리 셀(12)이 트렌치 저장 커패시터 및 수직 MOSFET(16)을 구비하는 것으로 도시되어 있지만, 메모리 셀은 적층 커패시터(stacked capacitor) 또는 평면 MOSFET(planar MOSFET)과 같은 다른 타입의 커패시터 및 FET를 사용하여 형성될 수도 있다는 점에 주목해야 한다. 본 예에서는, 트렌치 저장 커패시터(14)는 딥 트랜치(deep trench: 18), n+ 함몰 평판(buried plate: 20), 나이트라이드/옥사이드 노드 유전체(22), n+ 폴리실리콘(24, 26), 칼라 옥사이드(collar oxide: 28) 및 n+ 함몰 스트랩 확산부(buried strap diffusion: 30)를 포함한다. 또한, 수직 MOSFET(16)은 트렌치 상부 옥사이드(trench top oxide: 32), 딥 트렌치(18)의 측벽에 형성된 게이트 옥사이드(34) 및 n+ 폴리실리콘 게이트 도전체(36)를 포함한다. 도 1 내지 도 8에 걸쳐 어레이 영역에 두 개의 셀(12)이 도시되어 있음에 주목해야 한다. 그러나, 하나 이상의 임의의 개수의 메모리 셀(12)이 어레이 영역에 형성될 수 있음이 이해되어야 한다.

기판(10)의 인장 계층-없는 영역에 메모리(12)를 형성한 이후, 고성능 MOSFET의 연이은 형성을 위해 인장 계층 영역이 기판(10)에 형성된다. 따라서, 인장 계층 영역 및 MOSFET이 메모리 셀이 형성된 이후 형성되기 때문에 메모리 셀의 형성에서 사용되는 높은 온도와 같은 프로세스상의 비호환성(incompatibility)문제가 생기지 않는다.

얇은 층(thin layer: 40)(예컨대 실리콘 옥사이드)이 패드 막(pad film: 38)(예컨대, 패드 나이트라이드 및 패드 옥사이드 계층을 포함할 수 있음) 및 도 2에 도시된 게이트 도전체(36)의 노출된 부분에 적층된다. 옥사이드 계층(40)은 후속 프로세싱에서 에칭 스톱 층(etching stop layer)으로서 작용한다. 다른 층(42)(예컨대, 실리콘 나이트라이드)은 이후 옥사이드 층(40)에 적층되고 하드 마스크 층(hard mask layer: 44)(예컨대, 실리콘 옥사이드)이 실리콘 나이트라이드 층(42)에 적층된다.

도 2에 도시된 바와 같은 트렌치(46)를 형성하기 위하여, 블록 레지스트(block resist: 도시되지 않음)가 옥사이드 하드 마스크 층(44)에 패터닝되고, 층(38, 40, 42, 44)의 노출된 부분을 파고들어 기판(10)으로까지 약 100nm에서 400nm의 바람직한 깊이까지, 더욱 바람직하게는 약 200nm의 깊이까지 에칭하기 위해 반응성 이온 에칭이 사용된다. 임의의 잔여 블록 레지스트는 트렌치(46)를 형성한 이후 옥사이드 하드 마스크 층(44)으로부터 제거된다.

도 3을 참조하면, 옥사이드 하드 마스크 층(44)이, 트렌치(46)에 의해 노출되는 실리콘 및 실리콘 나이트라이드 층(42)에 대해 선택적인 반응성 이온 에칭과 같은 표준 프로세스에 의해 제거된다. 실리콘 또는 실리콘 게르마늄(SiGe)이 그 위에서 응집되지 않는 실리콘 옥사이드 또는 나이트라이드와 같은 재료를 포함하는 스페이서(spacer: 48)가 종래의 적층 및 RIE에 의해서와 같이 트렌치(46)의 측벽 표면(50)에 형성된다. 선형 등급 버퍼 층 기법(linear graded buffer layer technique)이 트렌치(46)에서 낮은 변위 밀도(~10⁵ cm-2)를 갖는 SiGe 층(52)을 성 장시키기 위해 사용될 수 있다. 성장 조건은 스페이서(48)가 아닌 기판(10)에 SiGe층(52)을 선택적으로 형성하기에 유리하다. 바람직하게는, SiGe 층(52)은 SiGe 층(52)이 실리콘 나이트라이드 층(42)의 정상면 위로 될 때까지 트렌치(46)의 노출된 바닥 평면(54)으로부터 위쪽으로 에피텍시(epitaxy)하게 성장한다. 과성장한 SiGe층(52)은 화학적 기계적 가공(chemical mechanical polishing: CMP)와 같은 프로세스에 의해 실리콘 나이트라이드 층(42)의 정상면으로 평탄화된다. 기술 분야에서 알려진 실리콘 CMP 프로세스가 SiGe 층(52)을 평탄화하기 위해 사용될 수 있다.

선택적으로, 스페이서(48)가 생략될 수 있으나, 스페이서(48)는 SiGe 층(52)이 측벽 면(50)으로부터 밖으로 응집되어서 에피텍시(epitaxy)하게 성장하여서 SiGe 층(52)에서의 두 개의 성장 선두(growth front)가 되는 것을 방해한다. 또한, 스페이서(48)는 기판(10)의 SiGe 층(52)에 의해 생성된 스트레인을 칩의 지지 영역에 고립시켜서 어레이의 저장 커패시터 셀을 스트레인으로부터 고립시킨다.

다음으로, 도 4에 도시된 바와 같이 SiGe 층(52)의 상면(56)이, SF6 가스를 사용하는 반응성 이온 에칭 또는 HF 습식 에칭으로 이어지는 산화와 같은 에칭 프로세스에 의해 실리콘 나이트라이드 층(42)의 상면 아래의 깊이까지 선택적으로 오목하게 된다. 선택적으로, 이어서 성장되는 인장 계층이 매우 얇기 때문에 SiGe 층(52)의 오목부는 생략될 수 있다.

도 5를 참조하면, 에피텍셜 실리콘(epitaxial silicon)의 얇은 층(58)은 SiGe 층(52)의 상면(56)에서 선택적으로 성장한다. 에피텍셜 실리콘 층(58)은 바 람직하게 약 50nm보다 작은, 더 바람직하게는 2.5nm에서 10nm인 두께로 성장한다. SiGe 층(52) 및 얇은 실리콘 층(58) 사이의 격자 부정합(lattice mismatch)으로 인해, 에피텍셜 실리콘 층(58)은 이어서 형성되는 FET들의 이동성을 개선시키는 신장 격자 응력(tensible lattice strain)을 경험한다. 에피텍셜 실리콘 층(58)의 성장 이후에, 실리콘 나이트라이드 층(42)이 고온의 인산(phosphoric acid)을 포함하는 습식 에칭과 같은, 당해 기술 분야에서 알려진 프로세스에 의해 옥사이드 층(40) 및 에피텍셜 실리콘 층(58)에 대해 선택적으로 제거된다. 인장 층(58)은 또한 예컨대 SiGe 층(52)의 상면(56)상에 티타늄(titanium: Ti) 또는 코발트(cobalt: Co)를 적층하고 티타늄 실리사이드 또는 코발트 실리사이드의 얇은 층을 형성하는 것과 같은 기타 방법에 의해 형성될 수도 있음에 주목해야 한다. 인장 층(58)을 형성하는 다른 예는 SiGe 층(52)의 상면(56)으로 예컨대 탄소(C) 또는 게르마늄(Ge)과 같은 SiGe와 다른 격자 상수(lattice constant)를 갖는 구성요소를 주입하는 것을 포함한다.

도 6을 참조하면, 실리콘 나이트라이드 층(60)은 옥사이드 층(40) 및 인장 실리콘 층(58)상에 적층되고, 이후 패터닝되어서 어레이는 덥혀진 채로 지지부(support)를 노출시킨다. 지지부의 활성 영역은 패터닝되어서 얕은 트렌치 고립(Shallow Trench Isolations: STI: 62)을 형성하는데, 이것은 TEOS CVD 옥사이드 또는 HDP 옥사이드와 같은 알려진 방법을 사용하여 채워지고 이후 평탄화된다. 희생 옥사이드(sacrificial oxide: 도시되지 않음)가 지지부에서 성장하고 웰 임플란트(well implant: 도시되지 않음)가 형성된다. 희생 옥사이드가 제거되고 열적 옥 사이드 또는 질화 옥사이드와 같은 얇은 유전막(dielectric film)을 성장시킴으로써 지지 게이트 유전체(64)가 인장 실리콘 층(58)에 형성된다. 지지 게이트 도전체(66)가 인장 층 영역(지지부)에 형성되고, 인장 층 영역(어레이)에 남아있는 게이트 도전체(66)의 일부가 블록 마스크를 사용하여 제거된다.

도 7을 참조하면, 실리콘 나이트라이드 층(60)은 고온의 인산을 포함하는 습식 에칭과 같은 기술 분야에서 알려진 프로세스에 의해 옥사이드 층(40)에 대해 선택적으로 어레이로부터 제거된다. 옥사이드 층(40)은 이어서 실리콘 나이트라이드 층(38)에 대해 선택적으로 제거된다. 텅스텐/텅스텐 실리사이드(silicide)와 같은 워드라인 도전체(wordline conductor: 68) 및 실리콘 나이트라이드(70)와 같은 캡 층(cap layer)이 지지부 및 어레이 영역에 적층된다.

도 8을 참조하면, 지지 게이트(66), 워드라인(68) 및 캡 층(70)이 공통 마스크로 동시에 패터닝되고 에칭된다. 선택적으로, 두 개의 마스크가 지지 게이트(66) 및 워드라인(68)을 형성하기 위해 사용될 수 있다. 예컨대, 성능 고려 사항을 위한 선폭과 같은 각각의 고유 성질을 개별적으로 최적화하기 위하여 다른 마스크가 워드라인(68)을 형성하기 위해 사용될 수 있는 동안 하나의 마스크는 지지 게이트(66)를 형성하기 위해 사용될 수 있다.

이후 이어지는 표준 프로세싱은 지지 S/D 확장, 할로(halo) 및 콘택트 임플란트(contact implant); 게이트 에칭으로 인한 임의의 손상을 치유하기 위한 게이트 측벽 산화; 스페이서 형성; 지지 및 비트라인 콘택트 스터드(stud); 인터레벨 유전체(interlevel dielectric); 및 비트라인 도전체를 포함하는 배선의 상위 계층 의 적층 및 패터닝을 포함한다.

또한, 인장 층 SiGe 영역으로부터 인장 층-없는 메모리 어레이로의 실리콘 변위의 전파가 문제인 경우, 더미 딥 저장 트렌치(dummy deep storage trench)가 인장 층(지지부) 및 인장 층-없는(어레이) 영역 사이에서 버퍼로서 사용될 수 있다.

본 발명은 바람직한 실시예를 참조하여 전술되었지만, 본 발명의 사상 및 범위가 그에 의해 제한되지 않는다는 것이 이해되어야 한다. 그 대신에, 전술된 바와 같고 첨부된 몇 개의 청구항에 주어진 바와 같이 본 발명의 전체 범위로부터 벗어남 없이 상술된 본 발명에 대한 다양한 수정이 가능할 것이다.

Claims

인장 계층-없는 영역(strained layer-free region) 및 인장 계층 영역(strained layer region)을 구비하는 반도체 기판;

상기 반도체 기판의 상기 인장 계층-없는 영역에 형성된 제1 디바이스; 및

상기 반도체 기판의 상기 인장 계층 영역에 형성된 제2 디바이스

를 포함하는 반도체 구조.
제1항에 있어서,

상기 제1 디바이스는 메모리 셀을 포함하고 상기 제2 디바이스는 FET를 포함하는 반도체 구조.
제2항에 있어서,

상기 메모리 셀은 저-누설(low-leakage) DRAM 셀이고 상기 FET는 MOSFET 로직 디바이스인 반도체 구조.
제1항에 있어서,

상기 인장 계층 영역은 상기 기판에 선택적으로 형성되는 트렌치(trench)를 구비하고, 상기 트렌치에 형성된 SiGe 층 및 상기 SiGe 층에 형성된 에피텍셜 실리콘 층(epitaxial silicon layer)을 포함하는 반도체 구조.
제4항에 있어서,

상기 에피텍셜 실리콘 층은 약 2.5에서 약 10nm 두께인 반도체 구조.
제4항에 있어서,

상기 SiGe 층이 에피텍셜 성장되는(epitaxially grown) 반도체 구조.
제4항에 있어서,

상기 인장 계층 영역은 상기 트렌치의 측벽에 형성된 스페이서(spacer)- 상기 스페이서는 상기 인장 계층 영역에서 생성된 응력(strain)을 상기 인장 계층-없는 영역으로부터 고립시킴 -를 더 포함하는 반도체 구조.
제4항에 있어서,

상기 트렌치는 약 100nm 에서 약 400nm 깊이인 반도체 구조.
반도체 구조를 제조하는 방법에 있어서,

a) 인장 계층-없는 영역을 구비하는 반도체 기판을 제공하는 단계;

b) 상기 반도체 기판의 상기 인장 계층-없는 영역에 제1 디바이스를 형성하는 단계;

c) 상기 반도체 기판에 인장 계층 영역을 선택적으로 형성하는 단계; 및

d) 상기 인장 계층 영역에 제2 디바이스를 형성하는 단계

를 포함하는 방법.
제9항에 있어서, 상기 단계 (c)는

i) 바닥 표면 및 측벽 표면을 갖는 트렌치를 형성하는 단계;

ii) 상기 트렌치에 SiGe 층을 형성하는 단계; 및

iii) 상기 SiGe 층에 실리콘 층을 형성하는 단계

를 더 포함하는 방법.
제10항에 있어서, 상기 단계 (ii)는

상기 SiGe 층을 에피텍셜 성장시키는 단계를 포함하는 방법.
제10항에 있어서, 상기 단계 (iii)는

상기 실리콘 층을 에피텍셜 성장시키는 단계를 포함하는 방법.
제10항에 있어서,

상기 실리콘 층은 약 2.5nm에서 약 10nm 두께인 방법.
제10항에 있어서,

상기 단계 (i)이후, 상기 측벽 표면에 스페이서를 형성하는 방법.
제9항에 있어서,

상기 제1 디바이스는 메모리 셀을 포함하고 상기 제2 디바이스는 FET를 포함하는 방법.
제15항에 있어서,

상기 메모리 셀은 저-누설 DRAM 셀이고 상기 FET는 MOSFET 로직 디바이스인 방법.