KR20060032730A - Method for forming the isolation layer - Google Patents

Method for forming the isolation layer Download PDF

Info

Publication number
KR20060032730A
KR20060032730A KR1020040081671A KR20040081671A KR20060032730A KR 20060032730 A KR20060032730 A KR 20060032730A KR 1020040081671 A KR1020040081671 A KR 1020040081671A KR 20040081671 A KR20040081671 A KR 20040081671A KR 20060032730 A KR20060032730 A KR 20060032730A
Authority
KR
South Korea
Prior art keywords
film
nitride film
trench
forming
oxide film
Prior art date
Application number
KR1020040081671A
Other languages
Korean (ko)
Inventor
권혁
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040081671A priority Critical patent/KR20060032730A/en
Publication of KR20060032730A publication Critical patent/KR20060032730A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 모우트 발생을 최소화하도록 하는 소자 분리막 제조 방법에 관한 것이며, 보다 상세하게는 반도체 기판 위에 패드 산화막 및 패드 질화막이 순차 적층하는 단계와, 반도체 기판 내에 비활성 영역을 정의하는 트렌치를 형성하는 단계와, 트렌치가 형성된 기판 전체에 희생 산화막을 형성하는 단계와, 비활성 영역을 정의하는 트렌치에 감광막을 형성하는 단계와, 감광막을 마스크로 희생 산화막의 일부분을 제거하는 단계와, 감광막을 제거하는 단계와, 감광막이 제거된 결과물 전체에 라이너 질화막을 형성하는 단계와, 라이너 질화막이 형성된 트렌치를 갭필산화막으로 매립하는 단계와, 갭필 산화막을 라이너 질화막이 드러나는 시점까지 화학기계적 연마하는 단계와, 드러난 라이너 질화막의 일부분 및 패드 질화막을 제거하는 단계를 포함한다.
The present invention relates to a method of fabricating an isolation layer for minimizing the occurrence of moat, and more particularly, to sequentially deposit a pad oxide film and a pad nitride film on a semiconductor substrate, and to form a trench defining an inactive region in the semiconductor substrate. Forming a sacrificial oxide film over the entire trenched substrate, forming a photoresist film in a trench defining an inactive region, removing a portion of the sacrificial oxide film using a photoresist mask as a mask, and removing the photoresist film; Forming a liner nitride film over the entire photoresist removed product, embedding a trench in which the liner nitride film is formed with a gapfill oxide film, and chemically polishing the gapfill oxide film to the point where the liner nitride film is exposed; Removing the portion and the pad nitride layer The.

소자분리막, 모우트, 인산, 선택비Device Separation, Mortise, Phosphate, Selectivity

Description

소자 분리막 제조 방법{Method for forming the isolation layer} Method for forming the device isolation layer {Method for forming the isolation layer}             

도 1은 종래 기술에 따른 소자 분리막 제조 방법에 의해 제조된 소자 분리막의 문제점을 설명하기 위해 나타낸 도면이다.1 is a view showing for explaining the problem of the device isolation film manufactured by the device isolation film manufacturing method according to the prior art.

도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 소자 분리막의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
2A to 2I are cross-sectional views sequentially illustrating a method of manufacturing a device isolation film according to an embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 110 : 패드 산화막100 semiconductor substrate 110 pad oxide film

120 : 패드 질화막 130 : 마스크120: pad nitride film 130: mask

140 : 트렌치 150 : 희생 산화막140: trench 150: sacrificial oxide film

160 : 감광막 170 : 라이너 질화막160: photosensitive film 170: liner nitride film

180 : 갭필 산화막 190 : 소자 분리막
180 gap gap oxide film 190 device isolation film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 모우트의 생성을 방지하여 소자의 특성 및 신뢰성을 향상시키는 소자 분리막 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a device isolation film that prevents the generation of moieties to improve the characteristics and reliability of the device.

일반적으로, 반도체 기판 상에 트랜지스터와 커패시터 등을 형성하는 공정에 있어서는, 실리콘기판에 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.In general, in the process of forming a transistor, a capacitor, and the like on a semiconductor substrate, an isolation region for forming a device isolation region for preventing a device from being electrically energized with an active region that is electrically conductive to the silicon substrate and separating the elements from each other.

그런데, 상기 소자분리영역을 형성하는 공정에 있어서는, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 갭필 산화막을 증착시킨 후, 화학기계적 연마공정으로 이 갭필 산화막의 불필요한 부분을 폴리싱(polishing) 식각함으로써, 소자 분리막을 반도체 기판에 형성시키는 STI(shallow trench isolation) 공정이 최근에 많이 이용되고 있다.By the way, in the step of forming the device isolation region, after forming a trench having a constant depth in the semiconductor substrate, depositing a gapfill oxide film in the trench, and polishing the unnecessary portion of the gapfill oxide film by a chemical mechanical polishing process ( BACKGROUND OF THE INVENTION A shallow trench isolation (STI) process for forming an isolation layer on a semiconductor substrate by etching is widely used in recent years.

그러나, 상기 종래 기술에 의한 소자분리막 제조 방법에 따르면, 상기 갭필 산화막을 화학기계적 연마한 후에 진행하는 패드 질화막 제거 공정 시, 패드 질화막의 측벽에 위치하는 라이너 질화막 또한 과도하게 식각되는 바, 라이너 질화막을 따라 인접하는 갭필 산화막의 가장자리 일부분이 손실되어 모우트(moat)가 발생하게 되고, 그로 인해 소자의 문턱전압(cell threshold voltage) 특성이 열화되어 트랜지스터의 특성이 불량해지는 문제가 있다.
However, according to the device isolation film manufacturing method according to the prior art, the liner nitride film located on the sidewall of the pad nitride film is also excessively etched during the pad nitride film removal process performed after the chemical mechanical polishing of the gap fill oxide film, the liner nitride film As a result, a portion of the edge of the adjacent gap fill oxide film is lost, and a moat is generated. As a result, the cell threshold voltage characteristic of the device is deteriorated, thereby degrading the transistor characteristics.

이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제점을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail the problems of the prior art as described above.                         

도 1은 종래 소자 분리막 제조 방법에 의해 제조된 소자 분리막의 문제점을 설명하기 위해 나타낸 도면이다.1 is a view illustrating a problem of a device isolation film manufactured by a conventional device isolation film manufacturing method.

우선, 도 1의 A에 도시한 바와 같이, 상기 패드 질화막(도시하지 않음) 제거 공정 시, 패드 질화막을 제거하기 위한 식각액의 선택비의 차이로 인해, 활성 영역과 인접하는 소자 분리막(30) 모서리 부분에 "Q"와 같은 모우트(moat)가 형성된다.First, as shown in FIG. 1A, in the process of removing the pad nitride layer (not shown), the edge of the device isolation layer 30 adjacent to the active region may be formed due to the difference in the selectivity of the etchant for removing the pad nitride layer. A moat such as "Q" is formed in the portion.

보다 상세하게는, 종래 소자 분리막 제조 방법에 따르면 패드 질화막을 제거하기 위한 식각액으로 질화물과 산화물의 선택비가 약 50:1 정도로 산화물의 식각율이 질화물에 비해 낮은 인산용액을 사용한다.More specifically, according to a conventional method of manufacturing a device separator, a phosphoric acid solution having a lower etch rate of an oxide than that of a nitride is used as an etching solution for removing a pad nitride layer with a selectivity of nitride and oxide of about 50: 1.

한편, 상기 패드 질화막은 활성 영역 위에 위치하고 있고, 그 패드 질화막 위로는 희생산화막 및 라이너 질화막이 위치하는 반면에, 패드 질화막의 측벽에는 라이너 질화막만이 위치한다.On the other hand, the pad nitride film is located above the active region, and the sacrificial oxide film and the liner nitride film are positioned on the pad nitride film, while only the liner nitride film is located on the sidewall of the pad nitride film.

그러나, 상기와 같은 패드 질화막을 제거하기 위해 인산 용액을 이용하게 되면, 인산 용액의 선택비로 인하여 패드 질화막을 제거하기 위해 패드 질화막 위에 위치하는 희생산화막(21)을 제거하는 동안 패드 질화막 측벽의 라이너 질화막(22)이 과도 식각되어 측벽 라이너 질화막(22)의 상부 표면 높이가 활성 영역의 상부 표면 높이보다 낮아지게 되는 문제가 있다(도 1의 A 참조).However, when the phosphoric acid solution is used to remove the pad nitride film as described above, the liner nitride film on the sidewall of the pad nitride film while removing the sacrificial oxide film 21 positioned on the pad nitride film to remove the pad nitride film due to the selectivity of the phosphoric acid solution. There is a problem that 22 is excessively etched so that the upper surface height of the sidewall liner nitride film 22 becomes lower than the upper surface height of the active region (see A in FIG. 1).

또한, 이와 같이 측벽 라이너 질화막(22)의 상부 표면 높이가 활성 영역 상부 표면 높이보다 낮아지게 되면, 라이너 질화막(22)을 따라 인접하는 희생 산화막(21) 및 갭필 산화막으로 이루어진 소자 분리막(30)의 가장자리 일부분이 손실되어 모우트(moat)가 발생하게 된다. In addition, when the upper surface height of the sidewall liner nitride layer 22 is lower than the upper surface height of the active region, the element isolation layer 30 including the sacrificial oxide layer 21 and the gapfill oxide layer adjacent to the liner nitride layer 22 may be formed. A portion of the edge is lost, causing moat.                         

이와 같이, 모우트가 발생된 기판 위에 게이트 산화막(41) 및 게이트 전극(45)을 순차 적층하여 게이트(40)를 형성하게 되면, 게이트(40) 구동 시, 모우트 및 그와 인접하는 게이트(40)의 채널로 전계가 집중하는 전계집중현상(fringing field)이 발생한다(도 1의 B는 소자 분리 영역과 활성 영역으로 구분된 기판을 개략적으로 나타낸 평면도이고, 도 1의 A는 도 1의 B의 I-I'선을 따라 잘라 도시한 단면도이다).As such, when the gate oxide layer 41 and the gate electrode 45 are sequentially stacked on the substrate on which the moat is generated to form the gate 40, the gate 40 and the gate adjacent thereto may be formed when the gate 40 is driven. A fringing field in which an electric field concentrates in a channel of FIG. 40 occurs (B of FIG. 1 is a plan view schematically showing a substrate divided into an isolation region and an active region, and A of FIG. A cross-sectional view taken along the line II 'of B).

한편, 이와 같은 전계집중현상은 소자의 디자인 룰 감소에 따른 INWE로 인해 게이트의 채널로 더욱 집중되며, 이에 따라, 소자의 전기적 열화가 발생될 뿐만 아니라, 험프(hump)로 인한 문턱전압의 변화 현상이 발생되어, 누설전류가 발생한다. 이는 반도체 소자의 리플래쉬(refresh) 특성을 낮추고, 소자를 비정상적으로 구동하는 문제가 있다.
On the other hand, the field concentration is more concentrated in the channel of the gate due to the INWE according to the reduction of the design rule of the device, thereby not only causing the electrical degradation of the device, but also changes in the threshold voltage due to the hump Is generated, and a leakage current is generated. This lowers the refresh characteristics of the semiconductor device and causes a problem of abnormally driving the device.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 패드 질화막 식각 공정 및 세정 공정 시, 라이너 질화막의 손실을 방지하여 모우트 발생을 제거하도록 하는 소자 분리막 제조 방법에 관한 것이다.
An object of the present invention, in order to solve the above problems, in the pad nitride film etching process and cleaning process, to prevent the loss of the liner nitride film to remove the occurrence of the device isolation film manufacturing method.

상기한 목적을 달성하기 위해 본 발명은 반도체 기판 위에 패드 산화막 및 패드 질화막이 순차 적층하는 단계와, 상기 반도체 기판 내에 비활성 영역을 정의 하는 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 기판 전체에 희생 산화막을 형성하는 단계와, 상기 비활성 영역을 정의하는 트렌치에 감광막을 형성하는 단계와, 상기 감광막을 마스크로 상기 희생 산화막의 일부분을 제거하는 단계와, 상기 감광막을 제거하는 단계와, 상기 감광막이 제거된 결과물 전체에 라이너 질화막을 형성하는 단계와, 상기 라이너 질화막이 형성된 트렌치를 갭필산화막으로 매립하는 단계와, 상기 갭필 산화막을 상기 라이너 질화막이 드러나는 시점까지 화학기계적 연마하는 단계와, 드러난 상기 라이너 질화막의 일부분 및 상기 패드 질화막을 제거하는 단계를 포함하는 소자 분리막 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of sequentially stacking a pad oxide film and a pad nitride film on a semiconductor substrate, forming a trench defining an inactive region in the semiconductor substrate, and forming a sacrificial oxide film over the substrate on which the trench is formed. Forming a photoresist film; forming a photoresist film in a trench defining the inactive region; removing a portion of the sacrificial oxide film by using the photoresist film as a mask; removing the photoresist film; and removing the photoresist film. Forming a liner nitride film over the entire product, filling the trench with the liner nitride film with a gapfill oxide film, and chemically polishing the gapfill oxide film to the point where the liner nitride film is exposed, and a part of the exposed liner nitride film And removing the pad nitride film. A device isolation film manufacturing method is provided.

여기서, 상기 라이너 질화막이 형성된 트렌치를 갭필산화막으로 매립하는 단계 이전에 상기 라이너 질화막 위에 라이너 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming a liner oxide layer on the liner nitride layer before filling the trench in which the liner nitride layer is formed with the gapfill oxide layer.

또한, 상기 희생 산화막의 일부분은 BOE 용액 또는 HF 용액을 식각액으로 사용하여 제거하고, 상기 라이너 질화막의 일부분 및 패드 질화막을 인산 용액을 식각액으로 사용하여 제거하는 것이 바람직하다.In addition, it is preferable that a portion of the sacrificial oxide film is removed using a BOE solution or an HF solution as an etchant, and a portion of the liner nitride film and the pad nitride film are removed using a phosphoric acid solution as an etchant.

또한, 상기 비활성 영역을 정의하는 트렌치에 감광막을 형성하는 단계는 상기 비활성 영역을 정의하는 트렌치가 형성된 결과물 전체에 감광물을 코팅하는 단계와, 상기 감광물을 소정 영역 노광하는 단계와, 상기 노광된 감광물을 현상하여 활성 영역 위에 위치하는 감광물을 제거하는 단계를 포함하여 이루어진다.
The forming of the photoresist layer on the trench defining the inactive region may include coating a photoresist on the entire product in which the trench defining the inactive region is formed, exposing the photoresist to a predetermined region, and exposing the photoresist. Developing the photosensitive material to remove the photosensitive material located above the active region.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of fabricating an isolation layer of a semiconductor device according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 소자 분리막 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2G are cross-sectional views sequentially illustrating a method of manufacturing a device isolation layer according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100) 위에 완충막 역할을 하는 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 증착한다. 여기서, 상기 패드 산화막(110)은 30~150??, 패드 질화막(120)은 300~1500??의 두께로 형성하는 것이 바람직하다.First, as shown in FIG. 2A, a pad oxide film 110 and a pad nitride film 120, which act as a buffer film, are sequentially deposited on the semiconductor substrate 100. Here, the pad oxide film 110 may be formed to have a thickness of 30 to 150 ° and the pad nitride film 120 to have a thickness of 300 to 1500 °.

이어, 도 2b에 도시한 바와 같이, 상기 패드 질화막(120) 위에 비활성 영역을 정의하는 마스크(130)를 형성한 다음, 이를 식각 마스크로 상기 패드 질화막(120), 패드 산화막(110) 및 기판(100)의 일부분을 식각하여 트렌치(140)를 형성한다.Subsequently, as shown in FIG. 2B, a mask 130 defining an inactive region is formed on the pad nitride layer 120, and then the pad nitride layer 120, the pad oxide layer 110, and the substrate (as an etch mask) are formed. A portion of 100 is etched to form trench 140.

그리고, 도 2c에 도시한 바와 같이, 상기 트렌치(140)가 형성된 기판(100) 전면에 열산화 공정을 진행하여 희생산화막(150)을 형성한다. 이는 상기 트렌치 (140)를 형성하기 위한 식각 공정 시, 노출된 기판(100)의 스트레스 및 손실을 보상하기 위함이다.As shown in FIG. 2C, a sacrificial oxide film 150 is formed by performing a thermal oxidation process on the entire surface of the substrate 100 on which the trench 140 is formed. This is to compensate for the stress and loss of the exposed substrate 100 during the etching process for forming the trench 140.

또한, 상기 희생산화막(150)의 두께가 너무 두꺼우면 드레인 전류가 낮아지게 되고, 반면에 너무 얇으면 후속 라이너 질화막 형성 시, 불순물이 기판(100), 특히 트렌치(140) 상부 모서리를 통해 침투하게 되므로, 어느 정도 두께 이상, 예를 들어 30~300??의 두께를 가지도록 형성시키는 것이 바람직하다.In addition, if the thickness of the sacrificial oxide film 150 is too thick, the drain current is low, whereas if it is too thin, impurities may penetrate through the upper edges of the substrate 100, particularly the trench 140, when the subsequent liner nitride film is formed. Therefore, it is preferable to form so that it may have thickness more than a certain thickness, for example, 30-300 degrees.

이어, 상기 희생산화막(150)이 형성된 기판 전체에 감광물(160)을 도포하되, 트렌치(140)가 완전히 매립되게 한 다음, 이를 선택적 노광 및 현상하여 감광물(160)이 비활성 영역을 정의하는 트렌치(140) 영역에만 잔류되게, 즉, 활성 영역에 위치하는 희생산화막(150)을 드러낸다. 이때, 잔류된 감광물(160)은 추후 희생산화막의 일부분을 제거하는 식각 공정 시, 식각 마스크 역할을 한다.Subsequently, the photosensitive material 160 is applied to the entire substrate on which the sacrificial oxide film 150 is formed, and the trench 140 is completely buried. Then, the photosensitive material 160 is selectively exposed and developed to define the inactive area. The sacrificial oxide layer 150 is exposed to remain only in the trench 140 area, that is, positioned in the active region. In this case, the remaining photosensitive material 160 serves as an etching mask in an etching process of removing a portion of the sacrificial oxide layer later.

그리고, 도 2d에 도시한 바와 같이, 상기 활성 영역에 드러난 희생산화막(150)을 제거하여 패드 질화막(120)을 드러낸다. 이때, 희생산화막(150)은 BOE 용액 또는 HF 용액을 식각액으로 사용하여 제거하는 것이 바람직하다. As shown in FIG. 2D, the sacrificial oxide layer 150 exposed in the active region is removed to expose the pad nitride layer 120. At this time, the sacrificial oxide film 150 is preferably removed using a BOE solution or HF solution as an etchant.

이어, 도 2e에 도시한 바와 같이, 상기 비활성 영역을 정의하는 트렌치(140)에 형성되어 있는 감광물(160)을 제거한 다음, 결과물 전체에 라이너 질화막을 형성한다. 여기서, 상기 라이너 질화막(140)은 트렌치(140) 내벽의 산화를 방지하고 트렌치(140) 내벽에 가해지는 스트레스를 완화시키는 버퍼층으로 작용한다. 또한, 상기 라이너 질화막(140)은 30~150??의 두께를 가지도록 형성시키는 것이 바람직하다. Subsequently, as shown in FIG. 2E, the photosensitive material 160 formed in the trench 140 defining the inactive region is removed, and then a liner nitride film is formed on the entire resultant. Here, the liner nitride layer 140 serves as a buffer layer to prevent oxidation of the inner wall of the trench 140 and to relieve stress applied to the inner wall of the trench 140. In addition, the liner nitride layer 140 is preferably formed to have a thickness of 30 ~ 150 ℃.                     

특히, 본 발명의 실시예에 따른 라이너 질화막(170)은 활성 영역에 있어서, 패드 질화막(120) 위에 형성되어 있으며, 즉, 패드 질화막(120)과 라이너 질화막(170) 사이에 라이너 산화막이 존재하지 않기 때문에, 인산 용액을 이용한 패드 질화막 제거 공정 시, 산화물과 질화물의 높은 선택비를 가지는 인산 용액의 특성에 상관없이 패드 질화막(120)을 제거할 수 있다.In particular, the liner nitride film 170 according to the embodiment of the present invention is formed on the pad nitride film 120 in the active region, that is, the liner oxide film does not exist between the pad nitride film 120 and the liner nitride film 170. In the pad nitride film removal process using the phosphoric acid solution, the pad nitride film 120 may be removed regardless of the characteristics of the phosphoric acid solution having a high selectivity of oxide and nitride.

또한, 상기 라이너 질화막(170) 위에 라이너 산화막(도시하지 않음)을 30~300??의 두께를 가지게 형성하는 공정을 더 진행할 수도 있다.In addition, a process of forming a liner oxide layer (not shown) on the liner nitride layer 170 to have a thickness of 30 to 300 ° may be further performed.

그 후, 도 2f에 도시한 바와 같이, 상기 라이너 질화막(170)이 형성된 기판(100)에 트렌치(140)가 매립되도록 갭필 산화막(180)을 형성한다. 이때, 상기 갭필 산화막(180)은 PE-TEOS막 또는 LP-TEOS막 중 적어도 어느 하나의 막을 사용하여 형성하는 것이 바람직하다.Thereafter, as illustrated in FIG. 2F, a gap fill oxide layer 180 is formed to fill the trench 140 in the substrate 100 on which the liner nitride layer 170 is formed. In this case, the gap fill oxide film 180 may be formed using at least one of a PE-TEOS film and an LP-TEOS film.

그리고, 상기 활성 영역에 위치하는 라이너 질화막(170)을 식각 정지층으로 평탄화 공정, 예를 들면 화학기계적연마 공정(CMP)을 진행하여 결과물을 평탄화한 다음, 결과물 위에 잔류하는 자연 산화막 등의 불순물을 제거하기 위해 HF 용액을 이용한 세정 공정을 진행한다.In addition, the planarization process, for example, chemical mechanical polishing (CMP), is performed on the liner nitride layer 170 positioned in the active region as an etch stop layer to planarize the resultant, and then impurities such as a natural oxide layer remaining on the resultant are removed. In order to remove the cleaning process using an HF solution is carried out.

이어, 도 2g에 도시한 바와 같이, 상기 패드 질화막(120)을 인산 용액을 이용하여 제거하여 모우트가 방지된 소자 분리막(190)을 형성한다. 또한, 패드 질화막(120) 제거 시, 사용되는 식각액인 인산 용액에 의해 패드 질화막(120) 주변에 위치하는 희생산화막(150) 및 라이너 질화막(140)의 소정 부분도 도2g에 도시한 바와 같이 제거된다. Subsequently, as shown in FIG. 2G, the pad nitride layer 120 is removed using a phosphoric acid solution to form a device isolation layer 190 in which the moat is prevented. In addition, when the pad nitride film 120 is removed, a portion of the sacrificial oxide film 150 and the liner nitride film 140 positioned around the pad nitride film 120 by a phosphoric acid solution, which is used as an etchant, is also removed as shown in FIG. 2G. do.                     

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 소자 분리막의 모우트 현상을 최소화함으로써, 소자 분리막 모서리에 험프(hump) 및 전계 집중 현상 등이 발생되는 것을 방지하고, 그에 따라 반도체 소자의 특성 및 신뢰성을 개선시킬 수 있다.As described above, the present invention minimizes the phenomena of the device isolation layer, thereby preventing the occurrence of humps and electric field concentration at the corners of the device isolation layer, thereby improving characteristics and reliability of the semiconductor device. .

Claims (5)

반도체 기판 위에 패드 산화막 및 패드 질화막이 순차 적층하는 단계와,Sequentially depositing a pad oxide film and a pad nitride film on the semiconductor substrate, 상기 반도체 기판 내에 비활성 영역을 정의하는 트렌치를 형성하는 단계와,Forming a trench in the semiconductor substrate, the trench defining an inactive region; 상기 트렌치가 형성된 기판 전체에 희생 산화막을 형성하는 단계와,Forming a sacrificial oxide film over the entire substrate on which the trench is formed; 상기 비활성 영역을 정의하는 트렌치에 감광막을 형성하는 단계와,Forming a photoresist film in the trench defining the inactive region; 상기 감광막을 마스크로 상기 희생 산화막의 일부분을 제거하는 단계와,Removing a portion of the sacrificial oxide film using the photosensitive film as a mask; 상기 감광막을 제거하는 단계와,Removing the photosensitive film; 상기 감광막이 제거된 결과물 전체에 라이너 질화막을 형성하는 단계와,Forming a liner nitride film on the entire product from which the photoresist film is removed; 상기 라이너 질화막이 형성된 트렌치를 갭필산화막으로 매립하는 단계와,Filling the trench in which the liner nitride film is formed with a gapfill oxide film; 상기 갭필 산화막을 상기 라이너 질화막이 드러나는 시점까지 화학기계적 연마하는 단계와,Chemical mechanical polishing the gapfill oxide layer to a point where the liner nitride layer is exposed; 드러난 상기 라이너 질화막의 일부분 및 상기 패드 질화막을 제거하는 단계를 포함하는 소자 분리막 제조 방법.Removing the exposed portion of the liner nitride film and the pad nitride film. 제1항에 있어서, The method of claim 1, 상기 라이너 질화막이 형성된 트렌치를 갭필산화막으로 매립하는 단계 이전에 상기 라이너 질화막 위에 라이너 산화막을 형성하는 단계를 더 포함하는 소자 분리막 제조 방법.And forming a liner oxide film on the liner nitride film before the step of filling the trench in which the liner nitride film is formed with the gap fill oxide film. 제1항에 있어서, The method of claim 1, 상기 희생 산화막의 일부분은 BOE 용액 또는 HF 용액을 식각액으로 사용하여 제거하는 소자 분리막 제조 방법.A portion of the sacrificial oxide film is removed using a BOE solution or HF solution as an etching solution manufacturing method. 제1항에 있어서, The method of claim 1, 상기 라이너 질화막의 일부분 및 패드 질화막을 인산 용액을 식각액으로 사용하여 제거하는 소자 분리막 제조 방법.And removing a portion of the liner nitride film and the pad nitride film using a phosphoric acid solution as an etching solution. 제1항에 있어서, The method of claim 1, 상기 비활성 영역을 정의하는 트렌치에 감광막을 형성하는 단계는Forming the photoresist in the trench defining the inactive region is 상기 비활성 영역을 정의하는 트렌치가 형성된 결과물 전체에 감광물을 코팅하는 단계와,Coating a photoresist over the entire trench formed with the trench defining the inactive region; 상기 감광물을 소정 영역 노광하는 단계와,Exposing the photosensitive material to a predetermined region; 상기 노광된 감광물을 현상하여 활성 영역 위에 위치하는 감광물을 제거하는 단계를 포함하는 소자 분리막 제조 방법.Developing the exposed photosensitive material to remove the photosensitive material positioned on an active region.
KR1020040081671A 2004-10-13 2004-10-13 Method for forming the isolation layer KR20060032730A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040081671A KR20060032730A (en) 2004-10-13 2004-10-13 Method for forming the isolation layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040081671A KR20060032730A (en) 2004-10-13 2004-10-13 Method for forming the isolation layer

Publications (1)

Publication Number Publication Date
KR20060032730A true KR20060032730A (en) 2006-04-18

Family

ID=37142001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040081671A KR20060032730A (en) 2004-10-13 2004-10-13 Method for forming the isolation layer

Country Status (1)

Country Link
KR (1) KR20060032730A (en)

Similar Documents

Publication Publication Date Title
JP4947931B2 (en) Semiconductor device
JP2006196843A (en) Semiconductor device and manufacturing method thereof
KR100607198B1 (en) Trench isolation methods of a semiconductor device
JP2012028805A (en) Manufacturing method of semiconductor device
US6921705B2 (en) Method for forming isolation layer of semiconductor device
JP4223026B2 (en) Semiconductor device
KR100728649B1 (en) Method for forming the isolation layer of semiconductor device
KR100508535B1 (en) Method for forming gate pole in a semiconductor
JP2008186978A (en) Method of manufacturing semiconductor device
KR20060032730A (en) Method for forming the isolation layer
KR100588643B1 (en) Method for forming shallow trench isolation layer
KR100579851B1 (en) Isolation Method for semiconductor device
JP2000031489A (en) Manufacturing semiconductor device
KR20040055143A (en) Method for forming the Isolation Layer of Semiconductor Device
KR20080016327A (en) Semiconductor device and method for fabricating the same
KR101026376B1 (en) Method for forming the isolation layer
KR100389911B1 (en) Trench isolation method
KR20040002241A (en) A method for forming a field oxide of semiconductor device
KR100459693B1 (en) Trench isolation method of semiconductor device to prevent gate oxide layer from being deteriorated
KR100570213B1 (en) Method for forming the active area of semiconductor device
KR100744942B1 (en) Mathode of manufacturing semiconductor device
KR100700282B1 (en) Mathode of manufacturing semiconductor device
KR20050047746A (en) Method for forming the isolation layer of semiconductor device
KR20120030730A (en) Semiconductor device with buried gate and method for manufacturing the same
KR20030059474A (en) Methof for forming trench isolation in semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination