KR20060030553A - 반도체 소자 제조 방법 - Google Patents

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KR20060030553A
KR20060030553A KR1020040079352A KR20040079352A KR20060030553A KR 20060030553 A KR20060030553 A KR 20060030553A KR 1020040079352 A KR1020040079352 A KR 1020040079352A KR 20040079352 A KR20040079352 A KR 20040079352A KR 20060030553 A KR20060030553 A KR 20060030553A
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이성권
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주식회사 하이닉스반도체
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Abstract

본 발명은 비트라인 둘레의 식각정지막으로 인한 기생 캐패시턴스의 증가를 방지하면서도 포토레지스트의 패턴 변형을 방지하며 콘택 낫 오픈 및 SAC 페일을 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 하드마스크/어택방지막/전도막의 적층 구조를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계; 상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 하드마스크를 제거하면서 상기 하드마스크 측면의 상기 제2절연막을 일부 식각하여 상기 하드마스크에 비해 증가된 폭으로 상기 어택방지막을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 충분히 매립하도록 식각정지막을 형성하는 단계; 상기 식각정지막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 식각정지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC, 콘택홀, 콘택 패드, 식각정지막, 하드마스크, 스토리지노드용 콘택홀.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 도 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판 101 : 제1층간절연막
102 : 셀콘택 플러그 103 : 제2층간절연막
104 : 비트라인 전도막 105 : 어택방지막
107 : 제3층간절연막 109 : 식각정지막
110 : 포토레지스트 패턴 111 : 오픈부
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 하부의 SAC 페일 및 콘택 낫 오픈(Contact not open)을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자가 고집적화 될수록 대부분의 반도체 소자 제조 공정에서 공정 마진의 감소는 불가피하다. 특히, 반도체 메모리 소자에서 비트라인과 드레인의 전기적 연결 및 캐패시터와 소오스의 전기적 연결을 위한 콘택 패드 형성시 공정 마진의 감소가 두드러진다. 이 때, 이용되는 콘택 패드 기술은 콘택되는 면적을 최대로 확보하여 콘택 저항을 증가시키기 위해 적용된다.
종래의 스토리지노드용 콘택 패드 형성 공정을 간략히 살펴본다.
먼저, 셀콘택 패드 상에 제1층간절연막을 형성한 다음, 비트라인콘택 및 비트라인 형성 공정을 실시한 후, 비트라인의 측벽에 스페이서를 형성한다. 비트라인 스페이서는 이후의 스토리지노드용 콘택홀 형성 공정에서 식각정지막으로 작용한다. 아울러, 스페이서는 식각선택비를 고려하여 유전율이 산화막에 비해 높은 질화막을 사용하게 되는 바, 질화막의 높은 유전율로 인해 이웃하는 비트라인간 또는 비트라인과 스토리지노드용 콘택 패드간의 기생 캐패시턴스가 증가하게 된다.
계속해서, 비트라인 상에 제2층간절연막을 증착하고, 후속 마스크 형성 공정에서의 공정 마진 확보를 위해 리플로우(Reflow) 또는 화학기계적연막(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 제2층간절연막을 평타노하시킨다.
평탄화 시의 타겟은, 후속 스토리지노드용 콘택홀 형성 공정에서 게이트전극 패턴 상부가 어택받지 않도록 게이트전극 패턴 상부로부터 1000Å ∼ 2000Å 정도로 제2층간절연막이 남도록 한다.
이 후, 마스크 패턴을 형성하고 SAC 식각 공정을 실시하여 비트라인에 얼라인되면서 스토리지노드와 콘택될 셀콘택 패드를 노출시키는 스토리지노드용 콘택홀을 형성한다.
하지만, 상기한 방식에 의한 종래의 콘택홀 형성 공정에서는 다음과 같은 문제점이 발생한다.
첫째, 서로 인접한 두개의 비트라인 사이에 질화막과 같은 유전율이 높은 식각정지막을 사용함으로 인해 이웃하는 비트라인 간의 기생 캐패시턴스가 증가한다.
둘째, 스토리지노드용 콘택홀 형성을 위한 SAC 식각 공정에서 포토레지스트 만을 식각마스크로 사용함으로써, 100nm 이하의 미세 패턴 형성시 포토레지스트의 마진 감소로 인한 패턴 변형이 발생한다.
셋째, 비트라인 하드마스크의 손상을 방지하기 위해서는 게이트 상부의 제1층간절연막의 두께를 두껍게 해야 하는데, 이는 식각 타겟을 증가시켜 콘택 낫 오픈(Contact not open)과 콘택 개구부 증대를 위한 습식 세정 단계에서의 제2층간절연막 내부에서의 보이드(Void) 증가 등의 문제를 야기시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비 트라인 둘레의 식각정지막으로 인한 기생 캐패시턴스의 증가를 방지하면서도 포토레지스트의 패턴 변형을 방지하며 콘택 낫 오픈 및 SAC 페일을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 하드마스크/어택방지막/전도막의 적층 구조를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계; 상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 하드마스크를 제거하면서 상기 하드마스크 측면의 상기 제2절연막을 일부 식각하여 상기 하드마스크에 비해 증가된 폭으로 상기 어택방지막을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 충분히 매립하도록 식각정지막을 형성하는 단계; 상기 식각정지막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 식각정지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 하드마스크/어택방지막/전도막의 적층 구조를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계; 상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실 시하는 단계; 상기 하드마스크를 제거하면서 상기 하드마스크 측면의 상기 제2절연막을 일부 식각하여 상기 하드마스크에 비해 증가된 폭으로 상기 어택방지막을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 충분히 매립하도록 식각정지막을 형성하는 단계; 상기 제2절연막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 평탄화된 상기 식각정지막 및 상기 제2절연막 상에 희생 하드마스크용 물질막을 형성하는 단계; 상기 희생 하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 물질막을 식각하여 희생 하드마스크를 형성하는 단계; 및 적어도 상기 희생 하드마스크를 식각마스크로 상기 식각정지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 도전패턴과 층간절연막을 형성한 후, 층간절연막을 도전패턴 상부까지 제거하여 평탄화시킨다. 이어서, 도전패턴의 하드마스크를 제거하면서 하드마스크 보다 큰 폭으로 오픈부를 형성한 다음, 오픈부를 매립하도록 확장된 하드마스크를 형성한다. 하드마스크를 제거하는 과정에서 하부의 어택을 방지하기 위해 최초 도전패턴 형성시 하드마스크 하부의 어택방지막을 형성한다. 이후의 SAC 식각 공정을 실시하여 콘택홀을 형성한다.
도전패턴 측면에 식각정지막을 형성하지 않으므로 식각정지막으로 이한 기생 캬퍄시턴스의 증가를 방지할 수 있으며, 하드마스크의 폭을 최초의 도저패턴의 폭 에 비해 측면으로 확장되도록 함으로써 SAC 식각 마진을 높인다.
아울러, 층간절연막을 평탄화시킴으로 인해 식각 타겟을 줄일 수 있어 콘택 낫 오픈을 방지할 수 있으며, 포토레지스트 패턴의 변형을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1e는 도 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 살펴본다.
한편, 후술하는 본 발명의 오픈부 형성 공정에서는 스토리지노드용 콘택홀 형성 공정을 그 예로 하고 있으나, 이외에 셀콘택 패드 형성을 위한 콘택홀 형성 공정과 비트라인 콘택을 위한 콘택홀 형성 공정 등 다양한 형태의 콘택홀 형성 공정에 응용이 가능하며, 콘택홀 형성을 위한 패턴의 형태로 T-타입, I-타입, 홀-타입 등 다양한 형태에도 응용이 가능하다.
먼저, 도 1a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(100) 상에 제1층간절연막(101)을 형성한다.
제1층간절연막(101)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
참고로, 이 방향의 절취 단면에서는 게이트전극 패턴이 나타나지 않는다.
이어서, 제1층간절연막(101)을 선택적으로 식각하여 소스/드레인과 같은 기판(100)의 불순물 확산영역(도시하지 않음)을 노출시키는 콘택홀(도시하지 않음)을 형성한다. 이 때, SAC 식각 공정을 적용한다.
이어서, 콘택홀을 매립하도록 폴리실리콘 등의 전도막을 증착한 다음, 게이트 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 셀콘택 패드(102)를 형성한다.
여기서는 셀콘택 패드(102) 물질로 폴리실리콘을 사용하는 것을 예로 하였지만, 이외에도 비정절실리콘, 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 실리콘막 등 실리콘을 포함하는 모든 전도막에 응용이 가능하다.
이어서, 셀콘택 패드(102)가 형성된 전면에 제2층간절연막(103)을 형성한다. 제2층간절연막(103)은 제1층간절연막(101)과 실질적으로 동일한 산화막 계열의 물질막 또는 저유전율막을 사용한다.
이어서, 도면에 도시되지는 않았지만, 제2층간절연막(103)을 선택적으로 식각하여 셀콘택 패드(102) 중 일부를 노출시킴으로써 비트라인 형성 영역을 정의한 다음, 셀콘택 패드(102) 형성 공정과 유사한 공정으로 비트라인콘택 영역을 정의하고 비트라인(B/L)을 형성한다.
비트라인(B/L)은 비트라인 하드마스크(106)/어택방지막(105)/비트라인 전도막(104)의 적층 구조를 갖도록 한다.
본 발명에서는 비트라인(B/L) 측면에 형성되는 스페이서 즉, 식각정지막을 생략한다. 대신 후속 비트라인 하드마스크(106) 제거시 비트라인 전도막(104)의 어택을 방지하기 위한 어택방지막(105)을 추가한다.
어택방지막(105)은 산화막 계열인 층간절연막 제거시 식각되지 않도록 실리콘 질화막 또는 실리콘 산화질화막 등의 질화막 계열의 절연성 막을 포함하는 것이 바람직하다.
비트라인 전도막(104)은 통상 폴리실리콘, 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드의 단독 또는 이들의 조합된 형태를 이용한다.
비트라인 하드마스크(106)는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질막을 사용한다.
아울러, 비트라인(B/L)은 셀콘택 플러그(102)와 비트라인 전도막(104) 사이에 배리어막을 가지며, 배리어막은 Ti, TiN, Ta, TaN 등이 단독 또는 조합된 구조를 갖는다. 이러한 배리어막으로 가장 널리 이용되는 Ti/TiN 구조의 경우 100Å ∼ 1000Å의 두께를 갖도록 하는 것이 바람직하다.
비트라인 전도막(104)으로 텅스텐을 이용할 경우 300Å ∼ 1000Å의 두께를 갖도록 하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 비트라인(B/L)이 형성된 전면에 제3층간절연막(107)을 형성한다. 제3층간절연막(107) 또한 제1 및 제2층간절연막(101, 103)과 유 사한 물질을 사용한다.
이어서, 비트라인 하드마스크(106)가 노출되는 타겟으로 평탄화 공정을 실시하여 비트라인 하드마스크(106)와 제3층간절연막(103)이 실질적으로 평탄화되도록 한다.
평탄화 공정 시에는 CMP, 전면식각 또는 CMP와 전면식각의 혼합된 형태를 사용할 수 있다.
도 1c에 도시된 바와 같이, 비트라인 하드마스크(106)를 제거하여 오픈부(108)를 형성한다.
이 때, 비트라인 하드마스크(106) 측면의 제3층간절연막(107)이 일부 식각되어 오픈부(108)의 폭이 비트라인 하드마스크(106)의 폭에 비해 화살표로 표시된 바와 같이 크도록 한다.
이 때, 마스크를 이용한 식각 공정을 이용한다. 비트라인 하드마스크(106)를 제거할 때에는 H3PO4 등의 인산계 용액을 사용하며, 제3층간절연막(107)을 일부 식각할 때에는 순수에 희석된 HF를 사용한다.
제3층간절연막(107)이 과도 식각될 경우 패턴 간의 브릿지 등 다른 문제점이 유발될 수 있으므로, 100:1 ∼ 1000:1의 비율로 순수에 희석된 HF를 이용하여 10초 ∼ 300초 동안 실시하는 것이 바람직하다.
도 1d에 도시된 바와 같이, 오픈부(108)가 형성된 전면에 식각정지막(109) 즉, 새로운 비트라인 하드마스크를 증착한다. 이어서, 식각정지막(109)의 상부를 평탄화시킨다.
식각정지막(109)은 실리콘 질화막 또는 실리콘 산화질화막 등의 질화막 계열의 절연성 막을 포함한다.
이어서, 식각정지막(109) 상에 스토리지노드용 콘택홀 형성을 위한 포토레지스트 패턴(110)을 형성한다.
한편, 포토레지스트 패턴(110) 형성시 포토레지스트 패턴(110)과 식각정지막(109) 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 식각정지막(109)의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 식각정지막(109)과 포토레지스트 패턴(110) 사이의 접착력을 향상시킬 목적으로사용한다.
이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
도 1e에 도시된 바와 같이, 포토레지스트 패턴(110)을 식각마스크로 식각정지막(109)과 제3층간절연막(107) 및 제2층간절연막(103)을 식각하여 비트라인(B/L)에 얼라인되면서 스토리지노드 콘택이 이루어질 셀콘택 플러그(102)를 노출시키는 오픈부(111) 즉, 스토리지노드용 콘택홀을 형성한다. 이 때, 셀콘택 플러그(102) 상부의 일정 지점에서 1차 SAC 식각 공정의 멈춤이 일어나도록 한 다음, 2차의 식각 공정을 실시할 수도 있다.
이 때, 포토레지스트 패턴(110)을 식각마스크로 식각정지막(109)을 식각하여 콘택홀 형성 영역을 정의한 후, 포토레지스트 스트립 공정을 실시하여 포토레지스 트 패턴(110)을 제거하고 식각정지막(109)만을 식각마스크로 하여 제3층간절연막(107)과 제2층간절연막(103)을 식각할 수 있다.
또한, 식각정지막(109)을 식각한 후 포토레지스트 패턴(110)을 제거하지 않고 후속 공정을 실시한 다음, 오픈부(111) 형성 후 포토레지스트 패턴(110)을 제거할 수도 있다.
이어서, 오픈부(111) 저면의 오픈 면적을 넓히고 식각시 잔류물을 제거하기 위해 세정 공정을 실시한다. 이 때, H2SO4와 H2O2가 혼합된 용액이나 HF와 NH4F의 비가 300:1 정도의 BOE(Buffered Oxide Etchant)를 사용한다.
상기한 바와 같은 본 발명의 일실시예에서는 비트라인(B/L) 측면에 스페이서를 형성하지 않아 기생 캐패시턴스 증가를 억제하면서도 비트라인 하드마스크(106)에 비해 확장된 폭을 갖는 식각정지막(109)으로 인해 비트라인 전도막(104)의 어택을 방지할 수 있어 SAC 페일을 방지하며, 제3층간절연막(107)을 평탄화시켜 식각 타겟을 줄임으로써 콘택 낫 오픈과 SAC 식각 공정 마진을 증가시킬 수 있음을 확인할 수 있었다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 다른 실시예에 따른 스토리지노드용 콘택홀 형성 공정을 살펴본다.
여기서, 전술한 일실시예와 동일한 구성 요소에 대해서는 동일한 도면부호를 사용하며, 그 구체적인 설명은 생략한다.
도 1c에 도시된 바와 같은 오픈부(108)를 형성한다.
도 2a에 도시된 바와 같이, 오픈부(108)이 형성된 전면에 식각정지막(109) 즉, 새로운 비트라인 하드마스크를 증착한다. 이어서, 식각정지막(109)의 상부를 평탄화시킨다.
이 때, 제3층간절연막(107)이 노출되는 타겟으로 평탄화 공정을 실시함으로써, 식각정지막(109a)이 오픈부(108)에 매립되도록 한다.
이어서, 식각정지막(109)과 제3층간절연막(107)이 평탄화된 전면에 희생 하드마스크용 물질막(112a)을 형성한다.
희생 하드마스크용 물질막(112a)은 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 사용한다.
희생 하드마스크용 물질막(112a)으로는 폴리실리콘막, 텅스텐막, 질화막, Al막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 ∼ 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 ∼ 2)막 및 CrSix(x는 1 ∼ 2)막, 비정질 탄소(Amorphous Carbon)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용할 수 있다.
도 2b에 도시된 바와 같이, 희생 하드마스크용 물질막(112a) 상에 스토리지 노드용 콘택홀 형성을 위한 포토레지스트 패턴(110)을 형성한다.
이어서, 포토레지스트 패턴(110)을 식각마스크로 희생 하드마스크용 물질막(112a)을 식각하여 스토리지노드용 콘택홀 형성 영역을 정의하는 희생 하드마스크(112b)를 형성한다.
포토레지스트 패턴(110)을 제거한 다음, 희생 하드마스크(112b)를 식각마스크로 식각정지막(109)과 제3층간절연막(107) 및 제2층간절연막(103)을 식각하여 비트라인(B/L)에 얼라인되면서 스토리지노드 콘택이 이루어질 셀콘택 플러그(102)를 노출시키는 오픈부(111)를 형성한다. 이 때, 셀콘택 플러그(102) 상부의 일정 지점에서 1차 SAC 식각 공정의 멈춤이 일어나도록 한 다음, 2차의 식각 공정을 실시할 수도 있다.
이 때, 희생 하드마스크(112b)를 형성한 다음 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(110)을 제거할 수도 있고, 포토레지스트 패턴(110)을 제거하지 않고 후속 공정을 실시한 다음, 오픈부(111) 형성 후 포토레지스트 패턴(110)을 제거할 수도 있다.
이어서, 오픈부(111) 저면의 오픈 면적을 넓히고 식각시 잔류물을 제거하기 위해 세정 공정을 실시한다. 이 때, H2SO4와 H2O2가 혼합된 용액이나 HF와 NH4F의 비가 300:1 정도의 BOE를 사용한다.
상기한 바와 같은 본 발명의 다른 실시예에서는 비트라인(B/L) 측면에 스페이서를 형성하지 않아 기생 캐패시턴스 증가를 억제하면서도 비트라인 하드마스크 (106)에 비해 확장된 폭을 갖는 식각정지막(109)으로 인해 비트라인 전도막(104)의 어택을 방지할 수 있어 SAC 페일을 방지하며, 제3층간절연막(107)을 평탄화시켜 식각 타겟을 줄임으로써 콘택 낫 오픈과 SAC 식각 공정 마진을 증가시킬 수 있다.
아울러, 추가의 희생 하드마스크(112b)로 인해 포토레지스트 패턴(110)의 변형을 최소화 할 수 있음을 확인할 수 있었다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 도전패턴에 얼라인되는 식각 공정을 통해 형성하는 오픈부 형성시 도전패턴의 어택의 방지하고 오픈부 저면의 CD를 충분히 확보할 수 있어, 반도체 소자 제조시 공정 안정화를 통해 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 전도층 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 하드마스크/어택방지막/전도막의 적층 구조를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계;
    상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 하드마스크를 제거하면서 상기 하드마스크 측면의 상기 제2절연막을 일부 식각하여 상기 하드마스크에 비해 증가된 폭으로 상기 어택방지막을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 충분히 매립하도록 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 상기 식각정지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 전도층 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 하드마스크/어택방지막/전도막의 적층 구조를 갖는 이 웃하는 복수의 도전패턴을 형성하는 단계;
    상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계;
    상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 하드마스크를 제거하면서 상기 하드마스크 측면의 상기 제2절연막을 일부 식각하여 상기 하드마스크에 비해 증가된 폭으로 상기 어택방지막을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 충분히 매립하도록 식각정지막을 형성하는 단계;
    상기 제2절연막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    평탄화된 상기 식각정지막 및 상기 제2절연막 상에 희생 하드마스크용 물질막을 형성하는 단계;
    상기 희생 하드마스크용 물질막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 상기 희생 하드마스크용 물질막을 식각하여 희생 하드마스크를 형성하는 단계; 및
    적어도 상기 희생 하드마스크를 식각마스크로 상기 식각정지막과 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2절연막은 산화막 계열의 절연성 막을 포함하며, 상기 하드마스크는 질화막 계열의 절연성 막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 오픈부를 형성하는 단계에서,
    인산계 용액을 이용하여 상기 하드마스크를 제거하며, 희석된 HF를 이용하여 상기 제2절연막을 일부 식각하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 희석된 HF는 순수와 HF의 비가 100:1 내지 1000:1인 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 어택방지막은 질화막 계열의 절연성 막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전도층은 셀콘택 패드, 비트라인 콘택 패드 또는 스토리지노드용 콘택 패드 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 전도층은 게이트전극 패턴 또는 비트라인을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 도전패턴은 비트라인을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 2 항에 있어서,
    상기 희생 하드마스크용 물질막은,
    폴리실리콘막, 텅스텐막, 질화막, Al막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 ∼ 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 ∼ 2)막 및 CrSix(x는 1 ∼ 2)막, 비정질 탄소막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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