KR20060017965A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명에서는 비정질 규소로 형성된 반도체층에 백라이트의 빛이 입사하는 것을 막기 위하여 금속층을 반도체층의 하부에 형성한다.
비정질 규소로 형성된 반도체층의 하부에 게이트 금속층을 패터닝하여 형성함으로서, 비정질 규소가 빛을 받아서 도전성질을 가지지 못하게 하여 소비전력을 줄일 수 있다.
광차단 패턴, 반도체층, 박막 트랜지스터 표시판

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR USING POLY SILICON and MANUFACTURING METHOD THEREOF}
도 1은 본 발명인 박막 트랜지스터가 사용된 액정 표시 장치를 전체적으로 보여주는 블록도이다.
도 2a는 본 발명의 한 실시예에 따른 게이트 구동부의 박막 트랜지스터 구조를 확대 도시한 도면이다.
도 2b는 도 2a에 도시한 박막 트랜지스터를 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
도 3a는 도 2a에 도시한 박막 트랜지스터를 제조하기 위한 첫 단계를 도시하는 도면이다.
도 3b는 도 3a에 도시한 박막 트랜지스터의 IIIb-IIIb' 선을 따라 자른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.
도 5 및 도 6은 각각 도 4의 V-V' 선 및 VI-VI'선에 대한 단면도이다.
도 7a는 도 4 내지 도 6로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 7b 및 7c는 각각 도 7a에서 VIIb-VIIb' 선 및 VIIc-VIIc' 선에 대한 단면도이다.
도 8a 및 8b는 각각 도 7a에서 VIIIb-VIIIb' 선 및 VIIIc-VIIIc' 선에 대한 단면도로서, 도 7b 및 도 7c 다음 단계에서의 단면도이다.
도 9a는 도 8a 및 8b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 9b 및 9c는 각각 도 9a에서 IXb-IXb' 선 및 IXc-IXc' 선에 대한 단면도이다.
도 10a, 11a, 12a와 도 10b, 11b, 12b는 각각 도 9a에서 IXb-IXb' 선 및 IXc-IXc' 선에 대한 단면도로서 도 9b 및 9c 다음 단계들을 공정 순서에 따라 도시한 것이다.
도 13a 및 도 13b는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 표시판의 단면도이다.
도 14a는 도 13a 및 도 13b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이다.
도 14b 및 14c는 각각 도 14a에서 XIVb-XIVb' 선 및 XIVc-XIVc' 선에 대한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 절연 기판 120: 광차단 패턴
124: 게이트 전극
131: 유지전극선 140: 게이트 절연막
150: 진성 비정질 규소층 160: 불순물 비정질 규소층
170: 도전체층 173: 소스 전극
175: 드레인 전극 177: 유지 축전기용 도전체
180: 보호막 182, 185, 187, 189: 접촉 구멍
901: 화소 전극 906, 908: 접촉 보조 부재
300: 액정 표시판 조립체 400: 게이트 구동부
500: 데이터 구동부 600: 신호 제어부
본 발명은 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조 방법에 대한 것이다.
일반적인 액정 표시 장치(liquid crystal display; LCD)는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.
이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 형성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
이런 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display; FPD) 중에서 대표적인 것으로, 스위칭 소자에 연결된 복수의 게이트선과 복수의 데이터선을 포함하며, 각 게이트선은 스위칭 소자를 각각 턴온시키는 게이트 온 전압을 전달하고, 각 데이터선은 턴온된 스위칭 소자를 통하여 각 화소에 데이터 전압을 전달한다. 또한 이런 액정 표시 장치는 게이트선에 게이트 온 전압을 인가하는 게이트 구동부와 데이터선에 데이터 전압을 인가하는 데이터 구동부 및 이들을 제어하는 신호 제어부를 포함하고, 이들 게이트 구동부와 데이터 구동부는 복수의 게이트 구동 IC(integrated circuit)와 복수의 데이터 구동 IC를 포함한다.
복수의 게이트 구동 IC나 데이터 구동 IC는 유리 기판 위에 직접 부착하거나(chip on glass; COG 실장 방식), TCP(tape carrier package)(도시하지 않음)에 실장하여 이 TCP를 표시판에 부착할 수 있다.
또한 근래에는 유효 화면을 확장시키고 화면 외부 틀의 면적을 축소시키려는 내로우 버젤(naroow bezel)의 요구와 원가 절감을 위하여 게이트 구동부를 스위칭 소자의 형성시에 같이 형성하여 동일한 기판 상에 집적한다[GIL(gate IC Less) 구조].
상술한 GIL 구조를 가지는 박막 트랜지스터 표시판은 TFT를 형성하는 단계에 서 함께 게이트 구동부를 구성하는 스위칭 소자(박막 트랜지스터)를 함께 형성한다. 이 때, 기판 위에 게이트 전극을 적층하고, 그 위에 게이트 절연막, 반도체층, 저항성 접촉층 및 소스/드레인 금속층을 적층한다.
박막 트랜지스터를 형성할 때 4매 마스크를 사용하여 패터닝을 하는 경우에는 반도체층과 데이터선이 함께 패터닝되므로, 데이터선의 하부에도 반도체층이 존재하게 형성된다. 또한 반도체층과 그 위의 저항성 접촉층 및 데이터선을 함께 패터닝하는 경우에 일반적으로 반도체층의 폭이 데이터선보다 더 넓게 패터닝된다.
상기와 같이 4매 마스크를 사용하여 패터닝한 박막 트랜지스터에는 하부가 게이트선으로 가려져 있지 않으며, 상부가 데이터선으로 가려져 있지 않은 부분을 가지는 반도체층이 존재하며, 이 반도체층에 백라이트와 같은 강한 빛이 조사되게 되면, 반도체층의 비정질 규소는 도전성 금속의 성질을 가지게 되고, 상부 기판의 공통전극과 기생 용량을 형성하여 전체적으로 부하가 커지고 소비전력이 증가하는 단점이 존재한다.
본 발명이 이루고자 하는 기술적 과제는 4매 마스크를 사용하여 형성된 박막 트랜지스터에서 비정질 규소로 형성된 반도체층에 백라이트의 빛이 조사되는 것을 막아서 소비전력이 증가하지 않는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명에서는 비정질 규소로 형성된 반도체 층에 백라이트의 빛이 입사하는 것을 막기 위하여 광차단 패턴을 반도체층의 하부에 형성한다.
구체적으로는, 절연 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선, 상기 게이트선과 동시에 형성되며 상기 게이트선과 같은 물질로 형성되는 광차단 패턴, 상기 게이트선 및 광차단 패턴을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체, 상기 게이트선과 교차하여 화소 영역을 정의하며 소스 전극을 포함하는 데이터선, 상기 반도체 위에서 상기 소스 전극과 소정간격을 두고 마주하고 있는 드레인 전극, 상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 포함하는 박막 트랜지스터 표시판에 대한 것이며,
절연 기판 위에 게이트 전극을 포함하는 게이트선 및 광차단 패턴을 형성하는 단계, 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층 및 소스/드레인 전극용 금속막을 차례로 적층하는 단계, 하나의 마스크를 이용하여 상기 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층 및 소스/드레인 전극용 금속막을 사진 식각하여 게이트 절연막, 반도체, 저항성 접촉 부재, 소스 전극 및 드레인 전극을 형성하는 단계, 보호막을 형성하는 단계, 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선의 확장부, 상기 데이터선의 확장부 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계, 상기 접촉 구멍을 통하여 상기 게이트의 확장부, 상기 데이터선의 확장부 및 상기 드레인 전극과 각각 연결 되는 접촉 보조 수단 및 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법에 대한 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명인 박막 트랜지스터가 사용된 액정 표시 장치를 전체적으로 보여주는 블록도이고, 도 2a는 본 발명의 한 실시예에 따른 게이트 구동부의 박막 트랜지스터 구조를 확대 도시한 도면이고, 도 2b는 도 2a에 도시한 박막 트랜지스터를 IIb-IIb' 선을 따라 잘라 도시한 단면도이다.
도 1에 도시한 바와 같이, 본 발명인 박막 트랜지스터가 사용된 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly; 300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
신호 제어부(600)에서의 제어 신호는 게이트 구동부(400)와 데이터 구동부(500)를 통하여 박막 트랜지스터의 게이트선과 데이터선으로 입력된다. 그 중 데이터 구동부(500)는 박막 트랜지스터 표시판과 별도로 형성되므로 본 발명과는 무관하나, 게이트 구동부(400)는 박막 트랜지스터 표시판 위에 직접 형성되므로 도 2 및 도 3에서 상세하게 도시한다.
도 2a, 도 2b에 도시된 박막 트랜지스터는 게이트 구동부(400)에 형성된 박막 트랜지스터로서 도 4에 도시된 화소를 제어하는 박막 트랜지스터와는 다르다.
도 2a 및 도 2b에 도시된 게이트 구동부(400)의 박막 트랜지스터는 하나 이상의 박막 트랜지스터가 모여서 신호 제어부(600)에서 전송된 신호를 각각의 게이트선으로 전달하는 역할을 한다. 상세하게 살펴보면, 입력 신호선(171a)을 통해 외부로부터 소스 전압을 공급받고, 제어 신호선(126)을 통해 외부로부터 구동 신호를 전달받는다. 따라서 제어 신호선(126)을 통해 구동 신호가 인가되면, 박막 트랜지스터는 턴온되고, 입력 신호선(171a)을 통하여 공급받은 소스 전압의 전류가 턴온된 박막 트랜지스터를 통해 흐르므로, 출력 신호선(176)으로 게이트 온 전압을 출력하여 해당 게이트선에 전달한다. 이들 소스 전압 및 구동 신호와 같은 전압이나 제어 신호등은 액정 표시판 조립체(300) 상의 게이트 구동부(400) 좌측에 형성되는 복수의 신호선(도시하지 않음)을 통하여 신호 제어부(600) 등으로부터 공급된다.
도 2a에 도시한 바와 같이, 박막 트랜지스터에서 드레인 전극(175a)은 다수 의 말굽 모양의 홈을 가지는 판의 모양을 가지고 있으며, 소스 전극(173a)은 드레인 전극(175a)의 말굽 모양의 홈에 삽입되는 일자 막대의 모양을 가지고 있다. 소스 전극(173a)과 드레인 전극(175a)의 사이공간의 하부에는 채널을 형성하는 반도체층(155)이 있다. 상기 반도체층(155)은 소스 전극(173a)을 연결하는 선의 하부에도 형성되며, 상기 소스 전극(173a) 보다 약간 넓은 폭을 가지면서 형성된다. 이는 패터닝의 결과로 소스 전극(173a) 보다 넓게 패터닝되기 때문이다.
상기 반도체층(155)의 하부에는 게이트 전극(124a)이 형성되어 있다. 게이트 전극(124a)은 양측의 소스 전극(173a)과 드레인 전극(175a)을 상부에 형성할 수 있을 정도의 폭을 가지도록 형성된다. 한편, 소스 전극(173a)과 연결되는 배선의 하부에 상기 게이트 전극(124a)과 동일한 층에 광차단 패턴(120)이 형성되어 소스 전극(173a)과 연결되는 배선의 하부 반도체층(155)에 빛이 조사되는 것을 막는다.
한편, 도 2b에는 단면도가 도시되어 있다. 도 2b에 도시한 바와 같이, 게이트 구동부(400)의 박막 트랜지스터는 기판(110) 위에 게이트 전극(124a) 및 광차단 패턴(120)을 가지며, 그 위에 게이트 절연막(140)이 형성된다. 그 위에 반도체층(155)이 형성되고, 저항성 접촉층(163a, 165a)과 소스 및 드레인 전극(173a, 175a)이 형성된다. 그 위에 보호막(180)이 형성된다. 게이트 구동부(400)의 박막 트랜지스터의 소스 전극(173a)의 하부에는 반도체층(155)이 형성되어 있으며, 상기 반도체층(155)에 백라이트에서 빛이 조사되지 않도록 그 하부에 광차단 패턴(120)을 형성한다. 게이트 전극(124a)과 광차단 패턴(120)의 사이에는 약간의 틈이 형성되도록 하며, 이는 게이트 전극(124a)을 통하여 흐르는 신호가 광차단 패턴(120)으로 흐르지 않도록 하기 위함이다. 여기서 광차단 패턴(120)의 폭은 반도체층(155)의 폭과 같거나 조금 크게 형성하는 것이 바람직하다.
상기의 도 2a 및 도 2b에 도시한 게이트 구동부(400)의 박막 트랜지스터를 제조하는 방법에 대해서 이하 살펴본다. 도 3a 및 도 3b는 도 2a에 도시한 박막 트랜지스터를 제조하기 위한 첫 단계를 도시하는 도면이다.
도 3a 및 도 3b에 도시한 바와 같이 기판(110) 위에 게이트전극용 금속층을 스퍼터링으로 적층한 후 이를 마스크를 사용하여 패터닝한다. 패터닝한 결과로 도 3a에 도시한 바와 같이 게이트 전극(124a)과 광차단 패턴(120)이 형성되며, 그 단면도는 도 3b와 같다. 우선 게이트 전극(124a)은 넓은 폭을 가지도록 형성하여 상기 게이트 전극 위에 채널과 소스 전극 및 드레인 전극이 양쪽으로 형성될 수 있도록 한다. 그리고 게이트 전극(124a)의 양측에는 광차단 패턴(120)을 형성하는데, 상기 광차단 패턴(120)은 추후 소스 전극(173a)이 형성될 부분의 하부에 형성하며, 소스 전극(173a)의 하부에 형성될 반도체층(155) 보다 폭이 조금이라도 넓게 형성되도록 한다. 도 3a 및 도 3b에 도시한 바와 같이 형성한 후, 게이트 절연막(140), 반도체층(155), 저항성 접촉층 및 소스/드레인 전극용 금속층을 차례대로 형성한다. 그 후 마스크를 사용하여 소스/드레인 전극용 금속층과 그 하부의 저항성 접촉층을 패터닝하여 소스 전극(173a), 드레인 전극(175a), 소스 전극 및 드레인 전극 하부의 저항성 접촉층(163a, 165a)을 형성한다. 그 후 소스 전극 및 드레인 전극과 채널을 보호하기 위하여 보호막(180)을 형성한다.
도 2a 내지 도 3b에 도시한 게이트 구동부(400)는 블랙 매트릭스(도시하지 않음)를 상부에 형성하여 외부에서 볼 수 없도록 형성한다. 또한 도시하지 않았으나, 상기 게이트 구동부(400) 박막 트랜지스터의 보호막(180)에는 드레인 전극(175a)을 드러내는 접촉 구멍이 형성될 수 있으며, 상기 접촉 구멍을 통하여 게이트선과 전기적으로 연결되도록 형성한다.
지금까지는 박막 트랜지스터 표시판에 형성되는 게이트 구동부(400)의 박막 트랜지스터의 구조 및 그 제조 방법에 대해서 살펴보았으며, 이하에서는 박막 트랜지스터 표시판에서 화소를 제어하는 박막 트랜지스터와 그 제조 방법에 대하여 살펴보겠다.
우선 화소를 제어하는 박막 트랜지스터의 배치도와 단면도는 도 4 내지 도 6에 도시하고 있다.
도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 5 및 도 6은 각각 도 4의 V-V' 선 및 VI-VI'선에 대한 단면도이다.
도 4 내지 도 6에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 기판(110)위에 복수의 게이트 전극(124)과 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(125)를 포함하는 복수의 게이트선(121)이 형성되어 있고, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131) 및 광차단 패턴(120)이 형성되어 있다.
게이트선(121), 유지 전극선(131) 및 광차단 패턴(120)은 물리적 성질이 다른 두 개의 막, 즉 하부막과 상부막을 포함하여 형성될 수도 있다. 이 경우 게이트 선의 상부막은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와 달리, 하부막은 다른 물질, 특히 ITO 및 IZO와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어진다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
유지 전극선(131) 역시 게이트선(121)과 마찬가지로 하부막과 상부막을 포함하여 형성할 수 있으며, 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받는다. 화소 전극(901)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수 있다. 이 경우에는 후술하는 유지 축전기용 도전체(177)도 생략한다.
게이트선(121), 유지 전극선(131) 및 광차단 패턴(120)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도 이다.
한편, 광차단 패턴(120)은 비정질 규소로 형성된 반도체(151, 157)의 하부로부터 백라이트의 빛이 입사하는 것을 막기 위하여 형성된 것이다. 광차단 패턴(120)은 반도체(151, 157)의 폭과 같거나 넓게 형성하는 것이 바람직하며, 본 실시예에서는 넓게 형성하도록 하였다. 광차단 패턴(120)은 게이트선(121) 및 유지 전극선(131)과 틈을 두고 형성하여 게이트선(121) 및 유지 전극선(131)과 단락되지 않도록 형성한다.
게이트선(121) 위에는 질화규소 따위로 이루어진 게이트 절연막(140)이 형성 되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있으며, 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 분지의 형태로 뻗어 나와서 게이트 전극(124)을 덮는 복수의 돌출부(154)가 형성되어 있다. 또한 유지 전극선(131)의 일부를 덮는 섬형 반도체(157)도 형성된다.
선형 반도체(151)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(161, 165, 167)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154)위에 위치한다. 한편 섬형 반도체(157) 위에는 섬형 접촉 부재(167)가 형성된다.
반도체(151, 157)와 저항성 접촉 부재(161, 165, 167)의 측면 역시 경사져 있으며 경사각은 30-80도이다.
이러한 반도체(151, 157)는 상술한 바와 같이 하부에 게이트선(121), 유지 전극선(131) 및 광차단 패턴(120)이 형성되어 백라이트의 빛이 반도체(151, 157)로 입사되는 것을 막는다.
저항 접촉 부재(161, 167, 169) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(171)과 복수의 드레인 전극(175), 복수의 유지 축전기용 도전체(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 외부 장치와의 접속을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다. 데이터선(171)의 대부분은 표시 영역에 위치하지만, 데이터선(171)의 확장부(179)는 주변 영역에 위치한다.
각 데이터선(171)에서 드레인 전극(175)을 향하여 가지 모양으로 뻗은 복수의 가지가 소스 전극(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 유지 전극선(131)의 일부와 중첩되어 있으며, 섬형 반도체(157) 및 섬형 저항성 접촉 부재(167)의 위에 형성된다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177) 또한 몰리브덴, 몰리브덴 합금, 크롬 따위의 하부막과 그 위에 위치한 알루미늄 계열 또는 은 계열 금속인 상부막으로 이루어질 수 있다. 그리고 데이터선(171)의 확장부(179)도 상부막과 하부막구조로 형성될 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121) 및 유지 전극선(131)과 마찬가지로 그 측면이 약 30-80도의 각도로 경사져 있다.
저항성 접촉 부재(161, 165, 167)는 그 하부의 반도체(151, 157)와 그 상부 의 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 섬형 반도체(157)는 유지 축전기용 도전체(177)의 하부에 있는 저항성 접촉 부재(167)의 하부에 존재한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상 증착(PECVD; plasma enhanced chemical vapor deposition)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어진 보호막(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선의 확장부(179)를 각각 드러내는 복수의 접촉 구멍(185, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트선(121)의 확장부(125)를 드러내는 복수의 접촉 구멍(182)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(901), 복수의 접촉 보조 부재(906, 908)가 형성되어 있다. 화소 전극은 ITO 또는 IZO로 이루어져 있으며, ITO 및 IZO의 이중층으로 형성할 수도 있다.
화소 전극(901)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적, 전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(901)은 공통 전압을 인가 받은 다른 표시판의 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 화소 전극(901)과 공통 전극은 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 이와 이웃하는 유지 전극선(131)의 중첩 등으로 만들어지며, 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(901)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(906, 908)는 접촉 구멍(182, 189)을 통하여 게이트선의 확장부(125) 및 데이터선의 확장부(179)와 각각 연결된다. 접촉 보조 부재(906, 908)는 게이트선(121) 및 데이터선(171)의 각 확장부(125, 179)와 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것이다.
이러한 접촉 보조 부재도 ITO 또는 IZO로 이루어져 있으며, ITO 및 IZO의 이중층으로 형성할 수도 있다.
그러면 도 4, 도 5 및 도 6에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 7a 내지 도 14c 및 도 4, 도 5와 도 6을 참고로 하여 상세히 설명한다.
도 7a는 도 4 내지 도 6로 나타낸 박막 트랜지스터 표시판을 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 7b 및 7c는 각각 도 7a에서 VIIb-VIIb' 선 및 VIIc-VIIc' 선에 대한 단면도이고, 도 8a 및 8b는 각각 도 7a에서 VIIIb-VIIIb' 선 및 VIIIc-VIIIc' 선에 대한 단면도로서, 도 7b 및 도 7c 다음 단계에서의 단면도이고, 도 9a는 도 8a 및 8b 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 9b 및 9c는 각각 도 9a에서 IXb-IXb' 선 및 IXc-IXc' 선에 대한 단면도이고, 도 10a, 11a, 12a와 도 10b, 11b, 12b는 각각 도 9a에서 IXb-IXb' 선 및 IXc-IXc' 선에 대한 단면도로서 도 9b 및 9c 다음 단계들을 공정 순서에 따라 도시한 것이고, 도 13a 및 도 13b는 도 12a 및 12b 다음 단계에서의 박막 트랜지스터 표시판의 단면도이고, 도 14a는 도 13a 및 도 13b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 14b 및 14c는 각각 도 14a에서 XIVb-XIVb' 선 및 XIVc-XIVc' 선에 대한 단면도이다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110)위에 금속막을 스퍼터링 따위로 적층한다. 이때 상기 금속막은 하부 금속막과 상부 금속막으로 형성된 이중층으로 형성할 수 있다. 이중층으로 형성하는 경우에는 상부 금속막은 Al-Nd 합금 등 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직 하다. Al-Nd 스퍼터링 표적은 2atm%의 Nd를 포함하는 것이 좋다.
도 7a 내지 도 7c에 도시한 바와 같이, 금속막을 패터닝하여 복수의 게이트 전극(124)을 포함하는 게이트선(121)을 형성하며, 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)과 광차단 패턴(120)을 형성한다. 여기서 광차단 패 턴(120)을 형성하는 위치는 반도체(151, 157)의 하부에 상기 게이트선(121) 및 유지 전극선(131)을 가지지 않는 부분에 형성한다.
다음, 도 8a 및 8b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(140), 진성 비정질 규소층, 불순물 비정질 규소층을 연속하여 적층하고, 이어 소스/드레인 전극용 금속막을 스퍼터링 따위로 차례로 적층한 후 감광막(210)을 코팅한다. 그 후, 광마스크를 통하여 감광막(210)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 도 9b 및 도 9c에 도시된 바와 같이 위치에 따라 다르게 형성한다. 이때, 감광막 패턴(212, 214) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(173)과 드레인 전극(175) 사이에 위치한 제1 부분(214)은 데이터선이 형성될 부분(A)에 위치한 제2 부분보다 두께가 작게 되도록 하며, 나머지 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(214)의 두께와 A 부분에 남아 있는 감광막(212)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(214)의 두께를 제2 부분(212)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역과 차광 영역뿐 아니라 반투명 영역을 두는 것이 그 예이다. 반투명 영역에는 슬릿 패턴, 격자 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이어 감광막 패턴(212, 214) 및 그 하부의 막들에 대한 식각을 진행한다. 이 때, A 영역에 있는 데이터선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체만 남아 있어야 하며, 나머지 부분(B)에는 게이트 절연막(140)이 드러나야 한다.
먼저, 도 10a 및 도 10b에 도시한 것처럼, 나머지 부분(B)의 노출되어 있는 도전체를 제거하여 그 하부의 저항성 접촉 부재(160)를 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체는 식각되고 감광막(212, 214)은 거의 식각되지 않는 조건 하에서 행하는 것이 좋다. 그러나 건식 식각의 경우 도전체만을 식각하고 감광막(212, 214)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(212, 214)도 함께 식각되는 조건 하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(214)의 두께를 두껍게 하여 이 과정에서 제1 부분(214)이 제거되어 하부의 도전체가 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 A영역의 도전체, 즉 소스/드레인용 도전체(178)와 유지 축전기용 도전체(177)만이 남고 기타 부분(B)의 도전체는 모두 제거되어 그 하부의 저항성 접촉 부재(160)가 드러난다. 이때 남은 도전체(178)는 소스 및 드레인 전극(173, 175)이 분리되지 않고 연결되 어 있는 점이 도 4 내지 도 6과 다르다.
이어 도 11a 및 도 11b에 도시한 바와 같이, 기타 부분(B)의 노출된 저항성 접촉 부재(160) 및 그 하부의 반도체(150)를 감광막의 제1 부분(214)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막(212, 214)과 저항성 접촉 부재(160) 및 반도체(150)가 동시에 식각되며 게이트 절연막(140)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막(212, 214)과 반도체(150)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6 과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막(212, 214)과 반도체(150)에 대한 식각비가 동일한 경우 제1 부분(214)의 두께는 반도체(150)와 저항성 접촉 부재(160)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 11a 및 도 11b에 나타낸 바와 같이, 채널부(C)의 제1 부분(214)이 제거되어 소스/드레인용 도전체(178)가 드러난다. 한편, A영역의 제2 부분(212) 역시 식각되므로 두께가 얇아진다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체(178) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 12a 및 도 12b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체(178) 및 그 하부의 저항성 접촉 부재(160)를 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체(178)와 저항성 접촉 부재(160) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체(178)에 대해서는 습식 식각으 로, 저항성 접촉 부재(160)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체(178)와 저항성 접촉 부재(160)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체(178)의 측면은 식각되지만, 건식 식각되는 저항성 접촉 부재(160)는 거의 식각되지 않으므로 계단 모양으로 만들어진다. 저항성 접촉 부재(160) 및 반도체(150)를 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체(150)를 남길 수 있다. 이때, 도 12b에 도시한 것처럼 반도체(154)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(212)이 식각되어 그 하부의 데이터선이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(173)과 드레인 전극(175)이 분리되면서 데이터선과 그 하부의 저항성 접촉 부재(160)가 완성된다.
마지막으로 A영역에 남아 있는 감광막 제2 부분(212)을 제거한다. 그러나 제2 부분(212)의 제거는 채널부(C) 소스/드레인용 도전체(178)를 제거한 후 그 밑의 저항성 접촉 부재(160)를 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교 적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
다음, 도 13a 및 도 13b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD)법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(180)을 형성한다.
이어, 도 14a 내지 도 14c에 도시한 바와 같이, 보호막(180)을 게이트 절연막(140)과 함께 사진 식각하여 드레인 전극(175), 게이트선(121)의 확장부(125), 데이터선(171)의 확장부(179) 및 유지 축전기용 도전체(177) 각각을 드러내는 접촉 구멍(182, 185, 187, 189)을 형성한다.
마지막으로 도 4 내지 도 6에 도시한 바와 같이, IZO 층 또는 ITO 층을 증착하고 사진 식각하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 연결되는 화소 전극(901), 게이트선 및 데이터선의 확장부(125, 179)와 각각 연결되는 접촉 보조 부재(906, 908)를 형성한다. 이 때, 상기 화소 전극(901)과 접촉 보조 부재(906, 908)는 ITO 및 IZO로 이루어진 이중층으로 형성할 수 있다.
이상에서 살펴본 바와 같이 광차단 패턴(120)이 반도체층에 비하여 그 폭이 넓게 형성되도록 하는 실시예를 도시하고, 기술하였으나, 광차단 패턴(120)이 반도체층의 폭과 동일한 경우도 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 기술한 바와 같이 비정질 규소로 형성된 반도체층의 하부에 광차단 패턴을 패터닝하여 형성함으로서, 비정질 규소가 빛을 받아서 도전성질을 가지지 못하게 하여 소비전력을 줄일 수 있다.

Claims (12)

  1. 절연 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 게이트선과 동시에 형성되며 상기 게이트선과 같은 물질로 형성되는 광차단 패턴,
    상기 게이트선 및 광차단 패턴을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체,
    상기 게이트선과 교차하여 화소 영역을 정의하며 소스 전극을 포함하는 데이터선,
    상기 반도체 위에서 상기 소스 전극과 소정간격을 두고 마주하고 있는 드레인 전극,
    상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막,
    상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 광차단 패턴은 상기 게이트선과 분리되어 있는 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 반도체의 상부에는 데이터선과 드레인 전극이 형성되어 있는 박막 트랜지스터 표시판.
  4. 제1항에서,
    상기 광차단 패턴의 폭은 상기 광차단 패턴의 상부에 형성된 반도체의 폭보다 넓거나 같은 박막 트랜지스터 표시판.
  5. 절연 기판 위에 형성되어 있으며, 게이트 전극을 포함하는 게이트선,
    상기 게이트선과 동시에 형성되며 상기 게이트선과 같은 물질로 형성되는 광차단 패턴,
    상기 게이트선 및 광차단 패턴을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체,
    상기 광차단 패턴 상부와 상기 게이트선 일부분의 상부에 형성되는 소스 전극을 포함하는 데이터선,
    상기 반도체 위에서 상기 소스 전극과 소정간격을 두고 마주하고 있는 드레인 전극을 포함하는 게이트 구동부를 가지는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 광차단 패턴은 상기 게이트선과 분리되어 있는 박막 트랜지스터 표시 판.
  7. 제5항에서,
    상기 드레인 전극은 말굽형상을 가지며, 상기 소스 전극은 상기 말굽 형상의 내부에 삽입되는 일자 막대 형상을 가지는 박막 트랜지스터 표시판.
  8. 절연 기판 위에 게이트 전극을 포함하는 게이트선 및 광차단 패턴을 형성하는 단계,
    게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층 및 소스/드레인 전극용 금속막을 차례로 적층하는 단계,
    하나의 마스크를 이용하여 상기 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층 및 소스/드레인 전극용 금속막을 사진 식각하여 게이트 절연막, 반도체, 저항성 접촉 부재, 소스 전극 및 드레인 전극을 형성하는 단계,
    보호막을 형성하는 단계,
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선의 확장부, 상기 데이터선의 확장부 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계,
    상기 접촉 구멍을 통하여 상기 게이트의 확장부, 상기 데이터선의 확장부 및 상기 드레인 전극과 각각 연결되는 접촉 보조 수단 및 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 광차단 패턴은 게이트선과 일정거리를 두고 떨어져서 형성하며, 게이트선이 하부에 형성되지 않은 반도체의 하부에 형성하는 박막 트랜지스터 표시판의 제조 방법.
  10. 절연 기판의 게이트 구동부에 게이트 전극을 포함하는 게이트선 및 광차단 패턴을 형성하는 단계,
    게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층 및 소스/드레인 전극용 금속막을 차례로 적층하는 단계,
    하나의 마스크를 이용하여 상기 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층 및 소스/드레인 전극용 금속막을 사진 식각하여 게이트 절연막, 반도체, 저항성 접촉 부재, 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 광차단 패턴은 게이트선과 일정거리를 두고 떨어져서 형성하며, 상기 소스 전극의 하부에 형성하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제10항에서,
    상기 드레인 전극은 말굽형상을 가지며, 상기 소스 전극은 상기 말굽 형상의 내부에 삽입되는 일자 막대 형상을 가지는 박막 트랜지스터 표시판의 제조 방법.
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