KR20060013806A - 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 - Google Patents

강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 Download PDF

Info

Publication number
KR20060013806A
KR20060013806A KR1020040062401A KR20040062401A KR20060013806A KR 20060013806 A KR20060013806 A KR 20060013806A KR 1020040062401 A KR1020040062401 A KR 1020040062401A KR 20040062401 A KR20040062401 A KR 20040062401A KR 20060013806 A KR20060013806 A KR 20060013806A
Authority
KR
South Korea
Prior art keywords
ferroelectric capacitor
plate line
voltage
ferroelectric
cell
Prior art date
Application number
KR1020040062401A
Other languages
English (en)
Other versions
KR100621766B1 (ko
Inventor
이한주
이강운
민병준
전병길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040062401A priority Critical patent/KR100621766B1/ko
Priority to US11/197,033 priority patent/US7173844B2/en
Publication of KR20060013806A publication Critical patent/KR20060013806A/ko
Application granted granted Critical
Publication of KR100621766B1 publication Critical patent/KR100621766B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 온도변화에도 불구하고 일정한 레퍼런스 전압을 제공하는 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의 구동방법에 관한 것으로, 본 발명에 따른 레퍼런스 전압 발생장치는, 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀을 구비하는 강유전체 메모리에서의 레퍼런스 전압 발생장치에 있어서, 하나의 강유전체 커패시터와 적어도 하나 이상의 트랜지스터로 구성되는 레퍼런스 셀과; 상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일단에 연결된 레퍼런스 플레이트 라인과; 온도 변화에 따라 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨을 조절함에 의하여 일정한 레퍼런스 전압이 발생될 수 있도록 하는 레퍼런스 플레이트 라인 드라이버 회로를 구비함을 특징으로 한다.
레퍼런스 전압, 기준전압, 온도 검출기, 강유전체

Description

강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의 구동방법{Reference voltage generating apparatus for use in FRAM and method for driving the same}
도 1은 강유전체 커패시터를 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)곡선
도 2는 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 회로도
도 3은 종래의 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 사용한 레퍼런스 전압 발생장치를 구비하는 강유전체 메모리 장치를 나타낸 회로도
도 4는 상기 도 3의 종래의 강유전체 메모리 장치에서 메인 메모리 셀의 데이터를 리드하기 위한 동작 타이밍도
도 5는 종래의 레퍼런스 전압 발생장치에서 온도 변화에 따른 레퍼런스 전압의 변화를 나타낸 그래프
도 6은 본 발명의 일 실시예에 따른 레퍼런스 전압 발생장치를 구비하는 강유전체 메모리 장치를 나타낸 회로도
도 7은 상기 도 6의 레퍼런스 플레이트 라인 인에이블 신호를 발생시키는 레퍼런스 플레이트 라인 드라이버 회로의 구현예를 나타낸 블록도
도 8은 상기 도 6의 종래의 강유전체 메모리 장치에서 메인 메모리 셀의에 데이터를 리드하기 위한 동작 타이밍도
도 9는 도 6의 레퍼런스 전압 발생장치에서 온도 변화에 따른 레퍼런스 전압의 변화를 나타낸 그래프
*도면의 주요 부분에 대한 부호의 설명*
WL : 워드라인 PL : 플레이트 라인
BL,BLB : 비트라인 RWL : 레퍼런스 워드라인
RPL_temp : 레퍼런스 플레이트 라인 인에이블 신호
본 발명은 강유전체 커패시터를 구비하는 메모리 셀을 사용한 비휘발성 강유전체 반도체 메모리 장치 및 그에 따른 구동방법에 관한 것으로서, 특히 메모리 셀에 저장된 데이터의 '리드(READ) 동작 시에 감지 증폭 동작의 기준이 되는 레퍼런스 전압(reference voltage)을 발생하기 위한 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의 구동방법에 관한 것이다.
최근에 강유전체(Ferroelectric) 박막을 커패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.
상기 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(Ferroelectric Capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'를 저장한다. 강유전체 커패시터의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 상기 강유전 물질의 분극 상태가 변하는 스위칭 쓰레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 리드(read)하기 위해서, 강유전체 커패시터의 양 전극들 사이에 전위차가 발생하도록 전압을 인가하여 비트라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다.
도 1은 상기 강유전체 커패시터를 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)곡선을 나타낸 것이다.
도 1에 도시된 바와 같이, 접지 전압(Vss 또는 0V)이 인가되어서 강유전 물 질에 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)으로 변한다.
도 2는 종래의 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 것이다.
도 2에 도시된 바와 같이, 메모리 셀은 하나의 액세스 트랜지스터(M1)와 하나의 강유전체 커패시터(CFE)로 구성된다. 상기 액세스 트랜지스터(M1)는 강유전체 커패시터(CFE)의 하나의 단자와 비트라인(BL) 사이에 각각 연결된 두 개의 단자들, 즉 소오스 단자와 드레인 단자를 가지며, 워드라인(WL)에 게이트가 연결된다. 하나의 단자에 상기 액세스 트랜지스터(M1)가 연결된 강유전체 커패시터(CFE)의 다른 단자는 플레이트 라인(PL)에 연결된다.
상기한 바와 같이 전계를 발생하기 위한 전압이 두 단자 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 영(zero)이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.
상기 강유전체 커패시터에 양(plus)의 방향으로 전압이 인가되었다가 제거되면, 상기 강유전체 커패시터를 구성하는 강유전 물질의 잔류 분극은 +Qr 의 상태로 된다. 또한, 상기 강유전체 커패시터에 음의 방향으로 전압이 인가되었다가 제거될 경우에는, 상기 강유전 물질의 잔류분극은 -Qr 상태가 된다. 여기서, 잔류 분극이 +Qr의 상태 즉 상태점(B)에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태, 즉 상태점(D)에 있을 때의 논리 상태는 데이터 '1'을 나타낸다. 따라서, 상태점(A)에서 상태점(B)로 변화될 때의 전하량 차이, 즉 Qnsw 만큼에 해당되는 전압과 상태점(D)에서 상태점(A)로 변할 때의 전하량의 차이 즉, Qsw 만큼에 해당되는 전압을 구별하여 메모리 셀에 저장된 데이터를 리드하게 된다.
상기와 같은 메모리 셀에 저장된 데이터를 리드하는 일반적인 동작에 있어서, 센스앰프에서 비트라인에 여기되는 미세한 전압 변화를 감지하여 증폭하기 위해 데이터 '1'을 읽을 때의 비트라인 전압값과 데이터 '0'을 읽을 때의 비트라인 전압값 사이의 중간정도의 전압값의 레퍼런스 전압을 발생시키는 별도의 레퍼런스 전압 발생 장치가 필요하다.
상기의 레퍼런스 전압을 발생시키는 방법은 레퍼런스 셀을 상유전체 커패시터를 이용하여 구성하는 방법과 강유전체 커패시터를 이용하여 구성하는 방법이 있다. 이중 유전율이 작은 상유전체 커패시터를 이용하는 방법은 커패시터의 면적이 커짐으로써 칩사이즈에 부담을 주게 됨으로 고집적 메모리에는 적합하지 않다. 반면에, 강유전체 커패시터를 이용하는 방법은 다시 두가지로 나뉘어지는데, 강유전체 커패시터의 사이즈를 조절하여 상기 도 1의 히스테리시스 커브곡선의 비스위칭(non-switching)영역의 커패시턴스, 즉 Qnsw 값을 레퍼런스 전압으로 이용하는 방법과 스위칭 커패시턴스와 비스위칭 커패시턴스를 모두 사용하여 두 값의 절반 값을 이용하는 방법이 있다. 추가적으로 상기 도 1의 히스테리시스 커브곡선의 스위칭(switching)영역의 커패시턴스, 즉 Qsw 값을 레퍼런스 전압으로 이용하는 방법도 있다. 그러나, 이러한 강유전체 커패시터를 이용하는 경우에 칩 사이즈 면에서는 유리하나, 강유전체의 태생적인 특성에 기인하여 안정적인 레퍼런스 전압을 공급하기가 어렵다. 따라서, 메모리 소자의 신뢰성을 저하시키는 원인이 되고 있다.
도 3은 종래의 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 사용한 레퍼런스 전압 발생장치를 구비하는 강유전체 메모리 장치를 나타낸 것이다.
도 3에 도시된 바와 같이, 종래의 레퍼런스 전압 발생 장치를 구비하는 강유전체 메모리 장치는 크게 복수 개의 강유전체 메모리 셀들(20,30)을 갖는 메인 메모리 셀 어레이(10)와, 레퍼런스 셀들(50,60)을 구비하는 레퍼런스 셀 어레이(40)을 구비하는 레퍼런스 전압 발생 장치(80)와, 센스앰프(미도시)를 포함한다.
상기 메인 메모리 셀 어레이(10)는 상기 도 2와 같은 구조를 가지는 메모리 셀 들로 구성된다. 즉, 하나의 강유전체 커패시터(CFE 1,CFE 2)와 하나의 액세스 트랜지스터(M1,M2)로 구성되는 메모리 셀(20,30)들이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 메모리 셀들(20,30)을 구성하는 액세스 트랜지스터(M1,M2)에는 하나의 워드라인(WL0, WL1)이 연결되며, 각 메모리 셀(20,30)을 구성하는 강유전체 커패시터(CFE1,CFE2)의 일단에는 플레이트 라인(PL)이 연결되고, 각 메모리 셀(20,30)을 구성하는 상기 강유전체 커패시터(CFE 1,CFE 2)의 타단은 상기 액세스 트랜지스터(M1,M2)를 통해 비트라인(BL, BLB)에 연결된다.
상기 워드라인들(WL0, WL1)은 각각의 워드라인 디코더 및 드라이버 회로(미도시)와 연결된다. 상기 플레이트 라인(PL)은 플레이트 드라이버 인에이블 신호에 응답하여 상기 플레이트 라인(PL)에 플레이트 라인 인에이블 신호를 제공하는 플레이트 라인 드라이버 회로(미도시)에 연결된다.
상기 레퍼런스 전압 발생 장치(80)는 레퍼런스 셀 어레이(40)와, 레퍼런스 워드라인(RWL0,RWL1)에 레퍼런스 워드라인 인에이블 신호를 제공하는 레퍼런스 워드라인 디코더 및 드라이버 회로(미도시)와 레퍼런스 플레이트 라인(RPL)에 레퍼런스 플레이트 라인 인에이블 신호를 제공하는 레퍼런스 플레이트 라인 드라이버(미도시)를 포함한다.
상기 레퍼런스 셀 어레이(40)를 구성하는 레퍼런스 셀(50,60)은 하나의 강유전체 커패시터(CREF1,CREF2)와 하나의 액세스 트랜지스터(RC1,RC3)로 구성되어, 강유전체 메인 메모리 셀(20,30)의 구성과 동일 또는 유사한 구조를 갖는다.
상기 레퍼런스 셀(50,60)을 구성하는 강유전체 커패시터(CREF1,CREF2)는 상기 메모리 셀(20,30)을 구성하는 강유전체 커패시터(CFE 1,CFE 2)보다 더 큰 커패시턴스를 갖는다.
상기 레퍼런스 셀 어레이(40)는 상기 메인 메모리 셀(20,30)의 구성과 동일 또는 유사한 구조를 갖는 레퍼런스 셀들(50,60)이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 레퍼런스 셀(50,60)의 액세스 트랜지스터(RC1,RC3)에는 각각 레퍼런스 워드라인(RWL0, RWL1)이 연결되고, 각 레퍼런스 셀(50,60)의 강유전체 커패시터(CREF1,CREF2)의 일단에는 레퍼런스 플레이트 라인(RPL)이 연결되며, 각 레퍼런스 셀(50,60)의 강유전체 캐패시터(CREF1,CREF2)의 타단에는 액세스 트랜지스터(RC1,RC3)를 통해 비트라인(BL, BLB)이 연결된다. 상기 레퍼런스 셀들(50,60)은 일단이 레퍼런스 플레이트 라인(RPL)에 연결된 상기 강유전체 커패시터(CREF1,CREF2)의 타단과 접 지(VSS)사이에 연결되어 프리차아지 신호(RBP)에 의해 상기 레퍼런스 셀(50,60)을 프리차아지 하기 위한 트랜지스터(RC2,RC4)를 더 구비할 수 있다.
상기 레퍼런스 워드라인 디코더 및 드라이버 회로들은 상기 레퍼런스 워드라인들(RWL0, RWL1)과 연결되어 레퍼런스 워드라인 인에이블 신호를 제공한다.
상기 레퍼런스 플레이트 라인 드라이버 회로는 레퍼런스 플레이트 라인 드라이버 인에이블 신호에 응답하여 일정 레벨의 레퍼런스 플레이트 라인 인에이블 신호를 상기 레퍼런스 플레이트 라인(RPL)들에 제공한다.
상기 센스앰프들은 상기 메인 메모리 셀들 및 레퍼런스 셀들과 공통연결된 비트라인들(BL,BLB)과 대응되게 연결되고, 상기 메인 메모리 셀에 연결된 정비트라인(BL,BLB) 전압 레벨과 상기 레퍼런스 셀에 연결된 부비트라인(BLB,BL) 전압 레벨을 비교하여 센싱함으로써 선택된 메인 메모리 셀의 데이터를 판독한다.
추가적으로 상기 비트라인들(BL,BLB)을 프리차아지 시키기 위한 트랜지스터 들(Q1,Q2)이 구비될 수 있다.
도 4는 상기 도 3의 종래의 강유전체 메모리 장치에서 메인 메모리 셀에 데이터를 리드하기 위한 동작 타이밍도를 나타낸 것이다. 상기 강유전체 메모리 장치에서는 메모리 셀(20)에 저장되어 있는 데이터를 리드하는 경우를 설명하기로 한다.
도 3 및 도 4에 도시된 바와 같이, 리드 동작 개시 전에는 메모리 셀(20)에 연결된 정비트라인(BL) 및 레퍼런스 셀(60)에 연결된 부비트라인(BLB)의 프리차아 지 신호(PRE)가 인에이블되어 비트라인들을 프리챠지시킨 후 리드 동작의 개시와 동시에 정비트라인(BL) 및 부비트라인 프리차아지 신호(PRE)는 디세이블(disable)된다. 또한, 레퍼런스 셀(60)의 프라차아지 신호(RBP)도 디세이블 된다.
다음으로, 워드라인 인에이블 신호 및 레퍼런스 워드라인 인에이블 신호에 의하여 선택된 워드라인(WL0) 및 레퍼런스 워드라인(RWL0)이 인에이블되고, 플레이트 라인(PL)이 인에이블 된다. 또한, 레퍼런스 플레이트 라인(RPL)도 일정레벨의 전압으로 인에이블 된다.
이어서, 선택된 메인 메모리 셀(20)의 데이터에 대응되는 전압(Data'1' 또는 Data'0')이 정비트라인(BL)에 여기되고, 레퍼런스 셀(60)이 연결된 부비트라인(BLB)에 레퍼런스 전압이 제공되면, 센스앰프에서 비트라인들(BL, BLB)의 전압차를 센싱하여 데이터를 리드하게 된다.
상기 센스앰프에서 데이터의 센싱 동작이 끝나기 전에 레퍼런스 워드라인(RWL0)은 디세이블되어 메모리 셀(20)에 저장된 데이터가 데이터 '0'인 경우에 레퍼런스 셀(60)의 데이터가 반전되지 않도록 한다. 이후, 레퍼런스 프리차아지 신호(RBP)가 디세이블 되고 레퍼런스 플레이트 라인(RPL)이 디세이블 된다. 또한, 상기 플레이트 라인(PL)이 디세이블 된 후에 워드라인(WL0)이 디세이블되어 상기 메모리 셀의 데이터가 원래의 데이터로 복귀한다. 이후 비트라인 프리차아지 신호(PRE)가 인에이블된다.
상기와 같은 강유전체의 비스위칭 영역의 커패시턴스를 이용하는 종래의 레 퍼런스 전압 발생장치에서의 레퍼런스 전압은 상기 데이터 '1'에 대응되는 전압값과 상기 데이터 '0'에 대응되는 전압값의 중간값에 상당하는 전압값을 가지도록 설계된다. 그러나, 상기 레퍼런스 셀(50,60)을 구성하는 강유전체 커패시터(CREF1,CREF2)는 태생적인 특성에 기인하여 온도변화에 민감하게 반응하게 되어 레퍼런스 전압의 변화를 가져온다.
도 5는 종래의 레퍼런스 전압 발생장치에서 온도 변화에 따른 레퍼런스 전압의 변화를 나타낸 그래프이다.
도 5에 도시된 바와 같이, 온도(T)가 증가함에 따라 메모리 셀에 저장된 데이터 '1'에 대응되는 비트라인 전압(VBL(1))은 일정비율로 감소하게되고, 데이터 '0'에 대응되는 비트라인 전압(VBL(0))은 일정비율로 증가하게 된다. 이 경우에 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하는 레퍼런스 전압(Vref(Qnsw))은 온도(T) 증가에 따라 증가하게 되어 데이터 '1'의 센싱 마진(Vsm(1))이 줄어들게 되는 문제점이 있다. 또한, 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용하는 레퍼런스 전압(Vref(Qsw))은 온도(T) 증가에 따라 감소하게 되어 데이터 '0'의 센싱마진(Vsm(0))이 줄어들게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의 구동방법을 제공하는 데 있다.
본 발명의 다른 목적은 온도변화에 민감하지 않고 안정적이고 일정한 레퍼런스 전압을 제공할 수 있는 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의 구동방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀을 구비하는 강유전체 메모리에서의 레퍼런스 전압 발생장치는, 하나의 강유전체 커패시터와 적어도 하나 이상의 트랜지스터로 구성되는 레퍼런스 셀과; 상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일단에 연결된 레퍼런스 플레이트 라인과; 온도 변화에 따라 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨을 조절함에 의하여 일정한 레퍼런스 전압이 발생될 수 있도록 하는 레퍼런스 플레이트 라인 드라이버 회로를 구비함을 특징으로 한다.
상기 레퍼런스 셀은, 상기 일단이 상기 레퍼런스 플레이트 라인에 연결된 강유전체 커패시터와; 상기 강유전체 커패시터의 타단과 비트라인 사이에 연결되며, 게이트가 레퍼런스 워드라인에 연결되는 액세스 트랜지스터를 구비하여 구성될 수 있다. 또한, 상기 액세스 트랜지스터가 연결된 상기 강유전체 커패시터의 타단과 접지사이에 연결되어 상기 레퍼런스 셀을 프리차아지 하기 위한 트랜지스터를 더 구비할 수 있다.
상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 강유전체 커패시터보다 더 큰 값의 커패시턴스를 가지며, 상기 레퍼런스 전압은 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용함에 의하여 발생될 수 있으며, 상기 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨은 음의 온도계수를 가질 수 있다.
상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 강유전체 커패시터보다 더 작은 값의 커패시턴스를 가질 수 있으며, 상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용함에 의하여 발생될 수 있으며, 상기 레퍼런스 플레이트 라인 인에이블 신호의 전압레벨은 양의 온도계수를 가질 수 있다.
그리고, 상기 레퍼런스 플레이트 라인 드라이버 회로는, 온도 변화에 따라 이에 대응되는 레벨의 전압을 출력하는 온도 검출기와; 상기 온도 검출기의 출력신호를 증폭하는 전류미러형의 차동증폭기와; 상기 차동증폭기의 출력에 응답하여 펄스를 발생시키는 오실레이터와; 상기 오실레이터에서 발생되는 펄스에 응답하여 제어신호를 발생시키는 차아지 펌핑 회로와; 상기 제어신호에 응답하여 상기 레퍼런스 플레이트 라인 인에이블 신호를 발생시키는 스위칭 소자를 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀을 구비하는 강유전체 메모리에서의 레퍼런스 전압 발생장치의 구동방법은, 레퍼런스 드라이버 인에이블 신호가 인가되는 단계와; 온도변화에 따라 이에 대응되는 레벨의 전압을 가지는 제어신호에 의하여, 레퍼런스 셀에 연결된 레퍼런스 플레이트 라인에 인가되는 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨을 제어하는 단계와; 상기 제어된 레퍼런스 플레이트 라인 인에이블 신호에 응답하 여 일정한 레벨을 갖는 레퍼런스 전압이 발생되는 단계를 구비함을 특징으로 한다.
상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시턴스을 이용함에 의하여 발생되며, 상기 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨은 음의 온도계수를 가질 수 있다.
상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용함에 의하여 발생되며, 상기 레퍼런스 플레이트 라인 인에이블 신호의 전압레벨은 양의 온도계수를 가질 수 있다.
상기한 장치적ㆍ방법적 구성에 따르면, 외부 온도 변화에도 일정한 레퍼런스 전압을 발생시킬 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 6은 본 발명의 일 실시예에 따른 레퍼런스 전압 발생장치를 구비하는 강유전체 메모리 장치를 나타낸 것이다. 상기의 레퍼런스 전압 발생장치는 레퍼런스 셀을 구성하는 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용하거나 비스위칭 영역의 커패시턴스를 이용하여 레퍼런스 전압을 발생시키도록 구현된 것이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 레퍼런스 전압 발생 장치를 구비하는 강유전체 메모리 장치는, 크게 복수 개의 강유전체 메모리 셀들 (120,130)을 갖는 메인 메모리 셀 어레이(110)와, 레퍼런스 셀들(150,160)을 구비하는 레퍼런스 셀 어레이(140)를 구비하는 레퍼런스 전압 발생 장치(180)와, 센스앰프(미도시) 등을 포함한다.
상기 메인 메모리 셀 어레이(110)는 상기 도 2와 같은 구조를 가지는 메모리 셀 들로 구성된다. 즉, 하나의 강유전체 커패시터(CFE 1,CFE 2)와 하나의 액세스 트랜지스터(M101,M102)로 구성되는 메모리 셀(120,130)들이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 메모리 셀들(120,130)을 구성하는 액세스 트랜지스터(M101,M102)에는 하나의 워드라인(WL0, WL1)이 연결되며, 각 메모리 셀(20,30)을 구성하는 강유전체 커패시터(CFE 1,CFE 2)의 일단에는 플레이트 라인(PL)이 연결되고, 각 메모리 셀(120,130)을 구성하는 상기 강유전체 커패시터(CFE 1,CFE 2 )의 타단은 상기 액세스 트랜지스터(M101,M102)를 통해 비트라인(BL, BLB)에 연결된다.
상기 워드라인들(WL0, WL1)은 각각의 워드라인 디코더 및 드라이버 회로(미도시)와 연결된다. 상기 플레이트 라인(PL)은 플레이트 드라이버 인에이블 신호에 응답하여 상기 플레이트 라인(PL)에 플레이트 라인 인에이블 신호를 제공하는 플레이트 라인 드라이버 회로(미도시)에 연결된다.
상기 레퍼런스 전압 발생 장치(180)는 레퍼런스 셀 어레이(140)와, 레퍼런스 워드라인(RWL0,RWL1)에 레퍼런스 워드라인 인에이블 신호를 제공하는 레퍼런스 워드라인 디코더 및 드라이버 회로(미도시)와 레퍼런스 플레이트 라인에 레퍼런스 플레 이트 라인 인에이블 신호(RPL_temp)를 제공하는 레퍼런스 플레이트 라인 드라이버(미도시)를 포함한다.
상기 레퍼런스 셀 어레이(140)를 구성하는 레퍼런스 셀(150,160)은 하나의 강유전체 커패시터(CREF1,CREF2)와 하나의 액세스 트랜지스터(RC101,RC103)로 구성되어, 강유전체 메인 메모리 셀(120,130)의 구성과 동일 또는 유사한 구조를 갖는다.
상기 레퍼런스 셀(150,160)을 구성하는 강유전체 커패시터(CREF1,CREF2)는 상기 강유전체 커패시터(CREF1,CREF2)의 비스위칭 영역의 커패시턴스를 이용하는 경우에는 상기 메모리 셀(120,130)을 구성하는 강유전체 커패시터(CFE1,CFE2)보다 더 큰 커패시턴스를 갖도록 구성될 수 있다. 또한, 상기 레퍼런스 셀(150,160)을 구성하는 강유전체 커패시터(CREF1,CREF2)는 상기 강유전체 커패시터(CREF1,CREF2 )의 스위칭 영역의 커패시턴스를 이용하는 경우에는 상기 메모리 셀(120,130)을 구성하는 강유전체 커패시터(CFE1,CFE2)보다 작은 커패시턴스를 갖도록 구성될 수 있다.
상기 레퍼런스 셀 어레이(140)는 상기 메인 메모리 셀(120,130)의 구성과 동일 또는 유사한 구조를 갖는 레퍼런스 셀들(150,160)이 행과 열의 교차점에 배열되어 구성된다. 또한, 각 레퍼런스 셀(150,160)의 액세스 트랜지스터(RC1,RC3)에는 각각 레퍼런스 워드라인(RWL0, RWL1)이 연결되고, 각 레퍼런스 셀(150,160)의 강유전체 커패시터(CREF1,CREF2)의 일단에는 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)가 인가되는 레퍼런스 플레이트 라인이 연결되며, 각 레퍼런스 셀 (150,160)의 강유전체 캐패시터(CREF1,CREF2)의 타단에는 액세스 트랜지스터(RC101,RC103)를 통해 비트라인(BL, BLB)이 연결된다. 상기 레퍼런스 셀들(150,160)은 일단이 레퍼런스 플레이트 라인에 연결된 상기 강유전체 커패시터(CREF1,CREF2)의 타단과 접지(VSS)사이에 연결되어 레퍼런스 프리차아지 신호(RBP)에 의해 상기 레퍼런스 셀(150,160)을 프리차아지 하기 위한 트랜지스터(RC102,RC104)를 더 구비할 수 있다.
상기 레퍼런스 워드라인 디코더 및 드라이버 회로들은 상기 레퍼런스 워드라인들(RWL0, RWL1)과 연결되어 레퍼런스 워드라인 인에이블 신호를 제공한다.
상기 레퍼런스 플레이트 라인 드라이버 회로는, 레퍼런스 플레이트 라인 드라이버 인에이블 신호에 응답하여 온도 변화에 따라 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)의 전압 레벨을 조절하여 일정한 레퍼런스 전압이 발생될 수 있도록 상기 레퍼런스 플레이트 라인에 제공한다. 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)의 전압 레벨은 기준레벨을 설정하고 온도변화에 따라 상기 기준레벨보다 높거나 낮도록 설정된다. 상기 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)의 기준레벨은 레퍼런스 플레이트 라인 드라이버 회로에 적합하도록 전원전압 레벨이나 다른 하나의 전압 레벨을 기준으로 하여 설정될 수 있다. 이에 따라 온도의 증가 또는 감소에 의하여 레퍼런스 셀을 구성하는 강유전체 커패시터(CREF1,CREF2)의 비스위칭 영역의 커패시턴스 또는 스위칭 영역의 커패시턴스가 변동되더라도 상기 강유전체 커패시터(RPL_temp)에 연결된 레퍼런스 플레이트 라인의 전압 레벨을 조절함에 의하여 일정한 레퍼런스 전압을 발생시킬 수 있다.
상기 센스앰프들은 상기 메인 메모리 셀들 및 레퍼런스 셀들과 공통 연결된 비트라인들(BL,BLB)과 대응되게 연결되고, 상기 메인 메모리 셀에 연결된 정비트라인(BL,BLB) 전압 레벨과 상기 레퍼런스 셀에 연결된 부비트라인(BLB,BL) 전압 레벨을 비교하여 센싱함으로써 선택된 메인 메모리 셀의 데이터를 판독한다.
추가적으로 비트라인 프리차아지 신호(PRE)에 의하여 상기 비트라인들(BL,BLB)을 프리차아지 시키기 위한 트랜지스터 들(Q101,Q102)이 구비될 수 있다.
도 7은 상기 도 6의 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)를 발생시키는 레퍼런스 플레이트 라인 드라이버 회로의 구현예를 나타낸 것이다.
도 7에 도시된 바와 같이, 상기 레퍼런스 플레이트 라인 드라이버 회로(200)는, 온도 검출기(100), 전류미러형의 차동증폭기(220), 오실레이터(230), 차아지 펌핑 회로(240), 기타 저항소자들(R1,R2) 및 스위칭 소자(N103,N104)를 포함한다.
상기 온도 검출기(100)는 외부온도가 변화하면 이에 대응되는 전압 레벨을 가지는 출력신호를 출력한다. 상기 온도 검출기(100)는 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하는 경우와 스위칭 영역의 커패시턴스를 이용하는 경우에 각각 달리 구성될 수 있다. 즉, 비스위칭 영역의 커패시턴스를 이용하는 경우에는 음의 온도 계수(temperature coefficient)를 가져서, 외부 온도가 증가되면 상온에서 출력되는 전압 레벨보다 더 낮은 레벨의 전압이 출력되도록 구성될 수 있으며, 스위칭 영역의 커패시턴스를 이용하는 경우에는 양의 온도 계수를 가져서, 외부 온도가 증가되면 상온에서 출력되는 전압 레벨보다 더 높은 레벨의 전압이 출 력되도록 구성될 수 있다.
상기 전류미러형의 차동증폭기(220)는 상기 온도 검출기(100)의 출력신호를 증폭하고 안정화하여 출력한다. 상기 전류미러형의 차동증폭기(220)는 온도 검출기(100)의 출력신호와, 저항소자(R1,R2)를 이용한 전압 분배기에 의하여 분배된 상기 차아지 펌핑 회로(240)의 출력신호에 의하여 조절된다.
상기 오실레이터(230)는 상기 전류미러형의 차동증폭기(220)의 출력에 응답하여 이에 대응되는 펄스를 발생시킨다.
상기 차아지 펌핑 회로(240)는 상기 오실레이터(230)에서 발생되는 펄스에 응답하여 제어신호를 발생시킨다. 상기 차아지 펌핑회로(240)는 일반적인 워드라인 승압회로를 응용하여 구성될 수 있다.
스위칭 소자인 NMOS 트랜지스터(N104)는 게이트로 상기 제어신호를 수신하여 인가되는 레퍼런스 플레이트 라인 인에이블 신호(PRL_DRV)를 상기 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)로 하여 레퍼런스 플레이트 라인에 제공한다. 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용하는 레퍼런스 전압 발생장치에서의 상기 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)는 상온에서는 기준레벨인 전원전압(VCC) 레벨, 그 이상의 온도에서는 상기 전원전압 레벨보다 낮은 레벨의 전압 레벨, 상기 상온보다 낮은 온도에서는 상기 전원전압 레벨보다 더 높은 레벨의 전압 레벨을 가지도록 설정될 수 있다. 또한, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용하는 레퍼런스 전압 발생장치에서의 상기 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)는 상온에서는 기준레벨인 전원전압(VCC) 레벨, 그 이상의 온도에서는 상기 전원전압 레벨보다 높은 레벨의 전압 레벨, 상기 상온보다 낮은 온도에서는 상기 전원전압 레벨보다 더 낮은 레벨의 전압 레벨을 가지도록 설정될 수 있다.
미설명된 스위칭 소자인 NMOS 트랜지스터(N103)는 인가되는 레퍼런스 플레이트 라인 인에이블 신호(PRL_DRV)에 의해 턴온되어 레퍼런스 메인 워드라인 신호(RMWL)를 레퍼런스 워드라인 디코더 및 드라이버 회로에 전달하여 레퍼런스 워드라인이 선택되도록 한다.
도 7에 도시된 상기한 바와 같은 레퍼런스 플레이트 라인 드라이버회로(200)이외에도 다양한 응용과 방법에 의하여 음의 온도 계수 또는 양의 온도 계수를 가지는 레퍼런스 플레이트 라인 드라이버회로가 구성될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 자명하다.
도 8은 상기 도 6의 강유전체 메모리 장치에서 메인 메모리 셀에 데이터를 리드하기 위한 동작 타이밍도를 나타낸 것이다. 상기 동작 타이밍도에 대한 설명은 메모리 셀(120)에 저장되어 있는 데이터를 리드하는 경우만을 예로 하여 설명하기로 한다.
도 6 및 도 8에 도시된 바와 같이, 리드 동작 개시 전에는 메모리 셀(120)에 연결된 정비트라인(BL) 및 레퍼런스 셀(160)에 연결된 부비트라인(BLB)의 프리차아지 신호(PRE)가 인에이블되어 비트라인들을 프리챠지시킨 후 리드 동작의 개시와 동시에 정비트라인(BL) 및 부비트라인(BLB) 프리차아지 신호(PRE)는 디세이블(disable)된다. 또한, 레퍼런스 셀(60)의 프라차아지 신호(RBP)도 디세이블 된다.
다음으로, 워드라인 인에이블 신호 및 레퍼런스 워드라인 인에이블 신호에 의하여 선택된 워드라인(WL0) 및 레퍼런스 워드라인(RWL0)이 인에이블되고, 플레이트 라인(PL)이 인에이블 된다. 또한, 레퍼런스 플레이트 라인도 일정레벨의 전압으로 인에이블 된다. 상기 레퍼런스 플레이트 라인은 온도 변화에 따라 서로 다른 전압 레벨(P101,P102,P103)을 가지는 레퍼런스 플레이트 라인 인에이블 신호(RPL_temp)에 의하여 인에이블 된다. 예를 들면, 비스위칭 영역의 커패시턴스를 이용하는 강유전체 커패시터로 레퍼런스 셀을 구성한 경우에는 음의 온도 계수를 가지며, 스위칭 영역의 커패시턴스를 이용하는 강유전체 커패시터로 레퍼런스 셀을 구성한 경우에는 양의 온도 계수를 가진다.
이어서, 선택된 메인 메모리 셀(120)의 데이터에 대응되는 전압(Data'1' 또는 Data'0')이 정비트라인(BL)에 여기되고, 레퍼런스 셀(160)이 연결된 부비트라인(BLB)에 레퍼런스 전압이 제공되면, 센스앰프에서 비트라인들(BL, BLB)의 전압차를 센싱하여 데이터를 리드하게 된다.
상기 센스앰프에서 데이터의 센싱 동작이 끝나기 전에 레퍼런스 워드라인(RWL0)은 디세이블되어 메모리 셀(120)에 저장된 데이터가 데이터 '0'인 경우에 레퍼런스 셀(160)의 데이터가 반전되지 않도록 한다. 이후, 레퍼런스 프리차아지 신호(RBP)가 디세이블 되고 레퍼런스 플레이트 라인이 디세이블 된다. 또한, 상기 플레이트 라인(PL)이 디세이블 된 후에 워드라인(WL0)이 디세이블되어 상기 메모리 셀의 데이터가 원래의 데이터로 복귀한다. 이후 비트라인 프리차아지 신호(PRE)가 인 에이블된다.
도 9는 상기 도 6의 레퍼런스 전압 발생장치에서 온도(T) 변화에 따른 레퍼런스 전압(V)의 변화를 나타낸 그래프이다.
도 9에 도시된 바와 같이, 온도(T)가 증가함에 따라 메모리 셀에 저장된 데이터 '1'에 대응되는 비트라인 전압(VBL(1))은 일정비율로 감소하게되고, 데이터 '0'에 대응되는 비트라인 전압(VBL(0))은 일정비율로 증가하게 된다. 이 경우에 본 발명의 일 실시예에 따른 레퍼런스 전압 발생장치에 의해서 발생되는 레퍼런스 전압(Vref)은 상기 메모리 셀에 저장된 데이터 '1'에 대응되는 비트라인 전압(VBL(1))과 데이터 '0'에 대응되는 비트라인 전압(VBL(0))의 중간정도의 전압으로 항상 일정하게 유지됨을 알 수 있다. 따라서, 본 발명의 일 실시예에 따른 강유전체 메모리에서의 레퍼런스 전압 발생장치에서는 온도변화에도 변함없이 일정한 레벨을 가지는 레퍼런스 전압이 제공될 수 있다.
본 발명의 일 실시예에서는, 도 1의 히스테리시스 커브 곡선의 상태점(B)에 데이터 '0'이 대응되고, 상태점(D)에 데이터 '1'이 대응되는 경우를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 상태점(B)에 데이터 '1'이 대응되고 상태점(D)에 데이터 '0'이 대응되도록 할 수 있다. 또한, 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시턴스 및 스위칭 영역의 커패시턴스를 상기 데이터 '1' 및 데이터'0'의 대응되는 상태점이 달라짐에 따라, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시 턴스 및 스위칭 영역의 커패시턴스를 다르게 정의할 수 있다는 것은 명백한 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 온도변화에 따라 플레이트 라인 인에이블 신호의 전압 레벨을 변화시킴으로써, 온도 변화에도 변동되지 않는 일정한 레퍼런스 전압을 발생시킬 수 있는 레퍼런스 전압 발생장치의 구현이 가능해진다.

Claims (15)

  1. 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀을 구비하는 강유전체 메모리에서의 레퍼런스 전압 발생장치에 있어서:
    하나의 강유전체 커패시터와 적어도 하나 이상의 트랜지스터로 구성되는 레퍼런스 셀과;
    상기 레퍼런스 셀을 구성하는 상기 강유전체 커패시터의 일단에 연결된 레퍼런스 플레이트 라인과;
    온도 변화에 따라 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨을 조절함에 의하여 일정한 레퍼런스 전압이 발생될 수 있도록 하는 레퍼런스 플레이트 라인 드라이버 회로를 구비함을 특징으로 하는 레퍼런스 전압 발생장치.
  2. 제1항에 있어서, 상기 레퍼런스 셀은,
    상기 일단이 상기 레퍼런스 플레이트 라인에 연결된 강유전체 커패시터와;
    상기 강유전체 커패시터의 타단과 비트라인 사이에 연결되며, 게이트가 레퍼런스 워드라인에 연결되는 액세스 트랜지스터를 구비함을 특징으로 하는 레퍼런스 전압 발생장치.
  3. 제2항에 있어서, 상기 레퍼런스 셀은,
    상기 액세스 트랜지스터가 연결된 상기 강유전체 커패시터의 타단과 접지사이에 연결되어 상기 레퍼런스 셀을 프리차아지 하기 위한 트랜지스터를 더 구비함을 특징으로 하는 레퍼런스 전압 발생장치.
  4. 제2항에 있어서,
    상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 강유전체 커패시터보다 더 큰 값의 커패시턴스를 가짐을 특징으로 하는 레퍼런스 전압 발생장치.
  5. 제4항에 있어서,
    상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용함에 의하여 발생됨을 특징으로 하는 레퍼런스 전압 발생장치.
  6. 제5항에 있어서,
    상기 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨은 음의 온도계수를 가짐을 특징으로 하는 레퍼런스 전압 발생장치.
  7. 제2항에 있어서,
    상기 레퍼런스 셀을 구성하는 강유전체 커패시터는 상기 메모리 셀을 구성하는 강유전체 커패시터보다 더 작은 값의 커패시턴스를 가짐을 특징으로 하는 레퍼런스 전압 발생장치.
  8. 제7항에 있어서,
    상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용함에 의하여 발생됨을 특징으로 하는 레퍼런스 전압 발생장치.
  9. 제8항에 있어서,
    상기 레퍼런스 플레이트 라인 인에이블 신호의 전압레벨은 양의 온도계수를 가짐을 특징으로 하는 레퍼런스 전압 발생장치.
  10. 제6항 또는 제9항에 있어서, 상기 레퍼런스 플레이트 라인 드라이버 회로는,
    온도 변화에 따라 이에 대응되는 레벨의 전압을 출력하는 온도 검출기와;
    상기 온도 검출기의 출력신호를 증폭하는 전류미러형의 차동증폭기와;
    상기 차동증폭기의 출력에 응답하여 펄스를 발생시키는 오실레이터와;
    상기 오실레이터에서 발생되는 펄스에 응답하여 제어신호를 발생시키는 차아지 펌핑 회로와;
    상기 제어신호에 응답하여 상기 레퍼런스 플레이트 라인 인에이블 신호를 발생시키는 스위칭 소자를 구비함을 특징으로 하는 레퍼런스 전압 발생장치.
  11. 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성되는 메모리 셀을 구비하는 강유전체 메모리에서의 레퍼런스 전압 발생장치의 구동방법에 있어서:
    레퍼런스 드라이버 인에이블 신호가 인가되는 단계와;
    온도변화에 따라 이에 대응되는 레벨의 전압을 가지는 제어신호에 의하여, 레퍼런스 셀에 연결된 레퍼런스 플레이트 라인에 인가되는 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨을 제어하는 단계와;
    상기 제어된 레퍼런스 플레이트 라인 인에이블 신호에 응답하여 일정한 레벨을 갖는 레퍼런스 전압이 발생되는 단계를 구비함을 특징으로 하는 레퍼런스 전압 발생장치의 구동방법.
  12. 제11항에 있어서,
    상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 비스위칭 영역의 커패시턴스를 이용함에 의하여 발생됨을 특징으로 하는 레퍼런스 전압 발생장치의 구동방법.
  13. 제12항에 있어서,
    상기 레퍼런스 플레이트 라인 인에이블 신호의 전압 레벨은 음의 온도계수를 가짐을 특징으로 하는 레퍼런스 전압 발생장치의 구동방법.
  14. 제11항에 있어서,
    상기 레퍼런스 전압은, 상기 레퍼런스 셀을 구성하는 강유전체 커패시터의 스위칭 영역의 커패시턴스를 이용함에 의하여 발생됨을 특징으로 하는 레퍼런스 전압 발생장치의 구동방법.
  15. 제14항에 있어서,
    상기 레퍼런스 플레이트 라인 인에이블 신호의 전압레벨은 양의 온도계수를 가짐을 특징으로 하는 레퍼런스 전압 발생장치의 구동방법.
KR1020040062401A 2004-08-09 2004-08-09 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 KR100621766B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040062401A KR100621766B1 (ko) 2004-08-09 2004-08-09 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법
US11/197,033 US7173844B2 (en) 2004-08-09 2005-08-04 Device and method for generating reference voltage in Ferroelectric Random Access Memory (FRAM)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040062401A KR100621766B1 (ko) 2004-08-09 2004-08-09 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법

Publications (2)

Publication Number Publication Date
KR20060013806A true KR20060013806A (ko) 2006-02-14
KR100621766B1 KR100621766B1 (ko) 2006-09-13

Family

ID=35757216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040062401A KR100621766B1 (ko) 2004-08-09 2004-08-09 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법

Country Status (2)

Country Link
US (1) US7173844B2 (ko)
KR (1) KR100621766B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190049913A (ko) * 2016-10-10 2019-05-09 마이크론 테크놀로지, 인크 메모리 디바이스의 온도 업데이트

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7383149B1 (en) * 2006-04-19 2008-06-03 Darryl Walker Semiconductor device having variable parameter selection based on temperature and test method
US8049145B1 (en) * 2006-04-19 2011-11-01 Agerson Rall Group, L.L.C. Semiconductor device having variable parameter selection based on temperature and test method
KR100849717B1 (ko) * 2006-12-28 2008-08-01 주식회사 하이닉스반도체 문턱전압 스위칭소자를 구비하는 메모리장치
JP5162276B2 (ja) * 2008-02-28 2013-03-13 ローム株式会社 強誘電体メモリ装置
US9810585B2 (en) 2014-03-28 2017-11-07 Darryl G. Walker Semiconductor device having a temperature circuit that provides a plurality of temperature operating ranges
US20160054378A1 (en) 2014-08-20 2016-02-25 Darryl G. Walker Testing and setting performance parameters in a semiconductor device and method therefor
US10141058B1 (en) 2015-02-17 2018-11-27 Darryl G. Walker Multi-chip non-volatile semiconductor memory package including heater and sensor elements
US9734886B1 (en) * 2016-02-01 2017-08-15 Micron Technology, Inc Cell-based reference voltage generation
US9786345B1 (en) 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10964372B2 (en) * 2019-06-14 2021-03-30 Micron Technology, Inc. Memory cell biasing techniques
KR20210004444A (ko) 2019-07-04 2021-01-13 삼성전자주식회사 온도 보상 회로를 포함하는 불휘발성 메모리 장치
US20210111179A1 (en) * 2019-10-11 2021-04-15 Intel Corporation 3d-ferroelectric random access memory (3d-fram)
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11705185B2 (en) * 2021-06-29 2023-07-18 Micron Technology, Inc. Apparatus for differential memory cells
US11482270B1 (en) 2021-11-17 2022-10-25 Kepler Computing Inc. Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic
US12108609B1 (en) 2022-03-07 2024-10-01 Kepler Computing Inc. Memory bit-cell with stacked and folded planar capacitors
US20230395134A1 (en) 2022-06-03 2023-12-07 Kepler Computing Inc. Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell
US12062584B1 (en) 2022-10-28 2024-08-13 Kepler Computing Inc. Iterative method of multilayer stack development for device applications
US11741428B1 (en) 2022-12-23 2023-08-29 Kepler Computing Inc. Iterative monetization of process development of non-linear polar material and devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424975A (en) 1993-12-30 1995-06-13 Micron Technology, Inc. Reference circuit for a non-volatile ferroelectric memory
JPH11273360A (ja) * 1998-03-17 1999-10-08 Toshiba Corp 強誘電体記憶装置
JP3768055B2 (ja) 2000-01-21 2006-04-19 シャープ株式会社 強誘電体型記憶装置
KR20010113299A (ko) * 2000-06-19 2001-12-28 박종섭 강유전체 메모리 소자의 기준전압 생성 셀 및 그 구동 방법
KR100404228B1 (ko) * 2001-08-06 2003-11-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로
US6608790B2 (en) 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
JP2004362720A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
US20050063213A1 (en) * 2003-09-18 2005-03-24 Michael Jacob Signal margin test mode for FeRAM with ferroelectric reference capacitor
JP4497906B2 (ja) * 2003-12-10 2010-07-07 株式会社東芝 半導体集積回路装置
KR100527538B1 (ko) * 2003-12-23 2005-11-09 주식회사 하이닉스반도체 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치
JP4119397B2 (ja) * 2004-04-23 2008-07-16 Ｎｅｃエレクトロニクス株式会社 異常検出回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190049913A (ko) * 2016-10-10 2019-05-09 마이크론 테크놀로지, 인크 메모리 디바이스의 온도 업데이트
US11256310B2 (en) 2016-10-10 2022-02-22 Micron Technology, Inc. Configuration update for a memory device based on a temperature of the memory device

Also Published As

Publication number Publication date
US7173844B2 (en) 2007-02-06
KR100621766B1 (ko) 2006-09-13
US20060028890A1 (en) 2006-02-09

Similar Documents

Publication Publication Date Title
US7173844B2 (en) Device and method for generating reference voltage in Ferroelectric Random Access Memory (FRAM)
US7616514B2 (en) Apparatus and method for generating an imprint-stabilized reference voltage for use in a ferroelectric memory device
US7426130B2 (en) Ferroelectric RAM device and driving method
US6944042B2 (en) Multiple bit memory cells and methods for reading non-volatile data
US6707702B1 (en) Volatile memory with non-volatile ferroelectric capacitors
US6487104B2 (en) Semiconductor memory device
US6407943B1 (en) Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device
US6088257A (en) Ferroelectric random access memory device and method for operating the same
JP2002093153A (ja) 強誘電体メモリ
KR20010007206A (ko) 강유전체 메모리 및 반도체 메모리
US6525956B2 (en) Ferroelectric capacitor memory
US7230868B2 (en) Stable source-coupled sense amplifier
JP2001338499A (ja) 強誘電体型記憶装置およびそのテスト方法
US7692948B2 (en) Semiconductor memory device
US6026009A (en) Ferroelectric memory device increasing voltage on a bit line to remove dummy cells and a reference voltage generator
JP2002083493A (ja) 半導体記憶装置
US6438020B1 (en) Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells
US6809954B1 (en) Circuit and method for reducing access transistor gate oxide stress
KR20020071458A (ko) 강유전체 메모리
US6906945B2 (en) Bitline precharge timing scheme to improve signal margin
US6459608B2 (en) Ferroelectric memory and method of reading out data therefrom
US7009864B2 (en) Zero cancellation scheme to reduce plateline voltage in ferroelectric memory
US6999335B2 (en) Semiconductor memory device with improved memory retention
US7120045B2 (en) Reference voltage generating apparatus for use in a ferroelectric random access memory (FRAM) and a driving method therefor
KR100381023B1 (ko) 비트라인 차지펌핑 회로를 갖는 강유전체기억소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 14