KR20060011505A - Method for forming trench type isolation layer in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 트렌치 식각 후 수행되는 측벽 산화막 형성 공정을 2 스텝으로 진행하는 방식을 제안한다. 즉, 1차적으로 통상의 열산화 공정을 통해 트렌치 내에 측벽 산화막을 형성한 다음, 2차적으로 전체 구조 표면을 따라 산화막을 형성한다. 예컨대, 1차 산화막은 퍼니스 산화 공정을 이용하고, 2차 산화막은 플라즈마 산화 공정을 이용한다. 이와 같이 측벽 산화막 형성 공정을 2 스텝으로 진행하면, 측벽 산화막이 패드 질화막 패턴의 측벽에도 형성되기 때문에 패드 질화막과 라이너 질화막이 분리되어 후속 습식 공정에서의 라이너 질화막의 손실을 억제할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a trench type isolation layer for a semiconductor device capable of suppressing the formation of motes at the edges of the trench-filling insulating film according to the application of the liner nitride film. The present invention proposes a method of proceeding the sidewall oxide film formation process performed after the trench etching in two steps. That is, first, a sidewall oxide film is formed in the trench through a conventional thermal oxidation process, and secondly, an oxide film is formed along the entire structure surface. For example, the primary oxide film uses a furnace oxidation process, and the secondary oxide film uses a plasma oxidation process. When the sidewall oxide film forming process is performed in two steps as described above, since the sidewall oxide film is also formed on the sidewall of the pad nitride film pattern, the pad nitride film and the liner nitride film can be separated to suppress the loss of the liner nitride film in the subsequent wet process.

트렌치 소자분리, 라이너 질화막, 모트, 2 스텝 측벽 산화막, 플라즈마 산화 Trench Isolation, Liner Nitride, Mort, 2-Step Sidewall Oxide, Plasma Oxidation

Description

반도체 소자의 트렌치형 소자분리막 형성방법{METHOD FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE} METHODS FOR FORMING TRENCH TYPE ISOLATION LAYER IN SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 나타낸 단면도.1A-1E are cross-sectional views illustrating STI processes in accordance with the prior art.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도.2A-2F are cross-sectional views illustrating an STI process in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 실리콘 기판 21 : 패드 산화막20 silicon substrate 21 pad oxide film

22 : 패드 질화막 23a : 제1 측벽 산화막22: pad nitride film 23a: first sidewall oxide film

23b : 제2 측벽 산화막 24 : 라이너 질화막23b: second sidewall oxide film 24: liner nitride film

25 : 라이너 산화막 26 : HDP 산화막25: liner oxide film 26: HDP oxide film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to highly integrated semiconductor devices due to the reduction of the active area caused by Buzzbeek.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 현재는 물론 향후 기가 디램급 이상의 초고집적 반도체 소자 제조 공정까지 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology that can be applied to the manufacturing process of ultra-high-density semiconductor devices above the giga DRAM level as of now and in the future.

도 1a 내지 도 1e는 종래기술에 따른 STI 공정을 나타낸 단면도이다.1A to 1E are cross-sectional views illustrating an STI process according to the prior art.

종래기술에 따른 STI 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 형성하고, 소자분리 마스크를 사용한 사진 및 식각 공정을 통해 패드 질화막(12) 및 패드 산화막(11)을 패터닝하여 트렌치 마스크 패턴을 형성한 다음, 트렌치 마스크 패턴을 베리어로 사용하여 노출된 실리콘 기판(10)을 건식 식각함으로써 트렌치를 형성하고, 열산화 공정을 실시하여 트렌치 내부에 20∼200Å 두께의 측벽 산화막(13)을 형성한다.In the STI process according to the related art, first, as shown in FIG. 1A, the pad oxide layer 11 and the pad nitride layer 12 are formed on the silicon substrate 10, and the pads are formed by a photo-etching process using an isolation mask. After the nitride film 12 and the pad oxide film 11 are patterned to form a trench mask pattern, the trench is formed by dry etching the exposed silicon substrate 10 using the trench mask pattern as a barrier to perform a thermal oxidation process. As a result, a sidewall oxide film 13 having a thickness of 20 to 200 占 퐉 is formed in the trench.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 라이너 질화막(liner nitride)(14)을 증착한 후, 다시 전체 구조 표면을 따라 라이너 산화막(liner oxide)(15)을 증착한다.Next, as shown in FIG. 1B, a liner nitride 14 is deposited along the entire structure surface, and then a liner oxide 15 is deposited along the entire structure surface.

이어서, 도 1c에 도시된 바와 같이 전체 구조 상부에 고밀도플라즈마(high density plasma, HDP) 산화막(16)을 증착하여 트렌치를 매립하고, HDP 산화막(16)에 대한 어닐링을 실시하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 HDP 산화막(16)을 평탄화시킨다. 이때, CMP 과정에서 패드 질화막(12) 상부의 라이너 질화막(16)이 연마되어 패드 질화막(12)이 노출된다.Subsequently, as shown in FIG. 1C, a high density plasma (HDP) oxide film 16 is deposited on the entire structure to fill the trench, annealing the HDP oxide film 16, and chemical and mechanical polishing. A chemical mechanical polishing (CMP) process is performed to planarize the HDP oxide film 16. At this time, the liner nitride layer 16 on the pad nitride layer 12 is polished in the CMP process, thereby exposing the pad nitride layer 12.

계속하여, 도 1d에 도시된 바와 같이 인산 용액(H3PO4)을 사용하여 패드 질화막(12)을 습식 제거한다.Subsequently, the pad nitride film 12 is wet removed using a phosphoric acid solution (H 3 PO 4 ) as shown in FIG. 1D.

이후, 도 1e에 도시된 바와 같이 잔류하는 패드 산화막(11)을 습식 제거하여 트렌치 소자 분리 공정을 완료한 다음, 게이트 산화 전세정 공정 및 게이트 산화막(16) 성장 공정을 수행한다.Thereafter, as shown in FIG. 1E, the remaining pad oxide layer 11 is wet removed to complete the trench isolation process, and then the gate oxide pre-cleaning process and the gate oxide layer 16 growth process are performed.

일반적으로, STI 공정을 진행함에 있어서 상기한 바와 같이 라이너 질화막(14)을 적용하고 있다. 라이너 질화막(14)은 후속 산화 분위기에서의 열공정(예컨대, 게이트 산화 공정)에 의해 활성 영역과 소자분리 영역의 경계면의 실리콘 기판(10)이 산화됨에 따른 스트레스를 감소시키고, 소자분리막과 실리콘 기판(10) 간의 도펀트(특히 붕소) 확산을 억제함으로써 소자의 동작 특성, 특히 DRAM의 경우에는 리프레시 특성을 개선하는데 기여한다. 실제적으로, 라이너 질화막(14) 적용시 접합 누설 등을 줄임으로써 비적용시에 비해 30ms의 리프레시 시간의 증가를 가져오고 있다. 한편, 이러한 리프레시 특성은 DRAM의 고집적화가 진행될수록 더욱 중요시되고 있어 라이너 질화막(14)의 사용은 거의 불가피한 것으로 보고되고 있다.In general, the liner nitride film 14 is applied as described above in the STI process. The liner nitride film 14 reduces stress due to oxidation of the silicon substrate 10 at the interface between the active region and the device isolation region by a thermal process (eg, a gate oxidation process) in a subsequent oxidizing atmosphere. By suppressing the dopant (particularly boron) diffusion between (10), it contributes to the improvement of the operating characteristic of an element, especially a refresh characteristic in case of DRAM. In practice, by reducing the joint leakage and the like when the liner nitride film 14 is applied, the refresh time of 30 ms is increased compared with the non-application. On the other hand, such refresh characteristics are becoming more important as the integration of DRAMs becomes higher, and thus the use of the liner nitride film 14 is reported to be almost inevitable.

그런데, 라이너 질화막(14)은 질화막 특유의 인장성 응력 때문에 후속 트렌 치 매립 절연막의 열화 및 결함을 유발하게 되는데, 이러한 문제점을 고려하여 라이너 질화막(14) 상에 응력 버퍼층으로 라이너 산화막(15)을 추가로 증착하고 있다. 한편, 라이너 산화막(15)은 현재 트렌치 매립 절연막으로 사용되고 있는 HDP 산화막(16) 증착시 라이너 질화막(14)의 산화나 손상을 방지하는 역할을 수행하기도 한다.However, the liner nitride layer 14 causes deterioration and defects of subsequent trench-filled insulating layers due to the tensile stress inherent to the nitride layer. Further deposition. On the other hand, the liner oxide layer 15 also serves to prevent the oxidation or damage of the liner nitride layer 14 during the deposition of the HDP oxide layer 16, which is currently used as a trench fill insulating layer.

상기와 같이 수행되는 종래의 STI 공정 중 인산 용액을 사용한 패드 질화막(12) 제거 공정시 질화막 레지듀를 방지하기 위해서는 식각 타겟의 20∼50% 정도의 과도 식각을 수행하여야 한다. 이러한 과도 식각 과정에서 라이너 질화막(14)이 손실되어 꺼진 부분(도 1d의 'A')을 생성하게 된다. 이러한 라이너 질화막(14)의 손실은 과도 식각에 따른 문제이기도 하지만, 라이너 질화막(14) 자체의 응력으로 인한 측벽 산화막(13)의 트랩 사이트(trap site) 및 결함(defect) 증가에 기인하는 바가 크다. 이처럼 측벽 산화막(13)과 라이너 질화막(14)의 계면이 열화되면 CMP 공정 이후에 수행되는 여러 차례의 습식 공정을 거치면서 소자분리 영역 가장자리의 소자분리막의 손실을 가속화하여 모트(moat)(도 1e의 'B')를 유발하게 된다.In order to prevent the nitride film residue during the pad nitride film 12 removal process using the phosphoric acid solution in the conventional STI process performed as described above, it is necessary to perform excessive etching of about 20 to 50% of the etching target. During this over-etching process, the liner nitride layer 14 is lost to create an off portion ('A' in FIG. 1D). The loss of the liner nitride film 14 is also a problem due to overetching, but is largely due to an increase in trap sites and defects of the sidewall oxide film 13 due to stress of the liner nitride film 14 itself. . As such, when the interface between the sidewall oxide film 13 and the liner nitride film 14 is degraded, a plurality of wet processes are performed after the CMP process to accelerate the loss of the device isolation film at the edge of the device isolation region. 'B').

이처럼 소자분리 영역 가장자리 부분에 형성된 모트는 후속 게이트 패터닝시 게이트 전극용 전도막(예컨대, 폴리실리콘막)의 레지듀를 유발하여 마이크로 브릿지의 요인이 되는 것은 물론, 셀 트랜지스터의 문턱전압(threshold voltage, Vt)을 감소시키는 등 여러 가지 부작용을 유발하고 있다.As such, the mort formed at the edge of the isolation region may cause residue of the conductive film (eg, polysilicon film) for the gate electrode during subsequent gate patterning, causing the micro bridge, as well as the threshold voltage of the cell transistor. It causes several side effects, such as reducing Vt).

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라이너 질화막의 적용에 따른 트렌치 매립 절연막 가장자리의 모트 형성을 억제할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, to provide a trench type device isolation film forming method of a semiconductor device capable of suppressing the formation of the mott at the edge of the trench-filled insulating film according to the application of the liner nitride film. There is this.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 열산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 형성하는 단계; 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 형성하는 단계; 상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a trench mask pattern including a pad oxide film and a pad nitride film on a silicon substrate; Selectively etching the exposed silicon substrate to form a trench; Performing a thermal oxidation process to form a first sidewall oxide film in said trench; Forming a second sidewall oxide film along the entire structure surface on which the first sidewall oxide film is formed; Forming a liner nitride film along the entire structure surface on which the second sidewall oxide film is formed; Forming a trench filling insulating layer on the entire structure of the liner nitride layer; Planarizing the trench filling insulating layer to expose the pad nitride layer; And wet removing the pad nitride layer and the pad oxide layer.

또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 퍼니스 산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 형성하는 단계; 플라즈마 산화 공정을 실 시하여 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 형성하는 단계; 상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계; 상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.Further, according to another aspect of the invention, forming a trench mask pattern including a pad oxide film and a pad nitride film on a silicon substrate; Selectively etching the exposed silicon substrate to form a trench; Performing a furnace oxidation process to form a first sidewall oxide film in said trench; Performing a plasma oxidation process to form a second sidewall oxide film along the entire structure surface on which the first sidewall oxide film is formed; Forming a liner nitride film along the entire structure surface on which the second sidewall oxide film is formed; Forming a trench filling insulating layer on the entire structure of the liner nitride layer; Planarizing the trench filling insulating layer to expose the pad nitride layer; And wet removing the pad nitride layer and the pad oxide layer.

바람직하게, 상기 플라즈마 산화 공정은 O2/Ar 플라즈마를 이용하여 200∼700℃의 온도에서 수행한다.Preferably, the plasma oxidation process is carried out at a temperature of 200 ~ 700 ℃ using O 2 / Ar plasma.

한편, 상기 라이너 질화막을 형성하는 단계 수행 후, 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 수행할 수 있다.Meanwhile, after the forming of the liner nitride layer, the forming of the liner oxide layer may be further performed along the entire structure surface of the liner nitride layer.

바람직하게, 상기 제1 및 제2 측벽 산화막은 각각 10∼100Å 및 10∼150Å 두께로 형성한다.Preferably, the first and second sidewall oxide films are formed to have a thickness of 10 to 100 GPa and 10 to 150 GPa, respectively.

본 발명에서는 트렌치 식각 후 수행되는 측벽 산화막 형성 공정을 2 스텝으로 진행하는 방식을 제안한다. 즉, 1차적으로 통상의 열산화 공정을 통해 트렌치 내에 측벽 산화막을 형성한 다음, 2차적으로 전체 구조 표면을 따라 산화막을 형성한다. 예컨대, 1차 산화막은 퍼니스 산화 공정을 이용하고, 2차 산화막은 플라즈마 산화 공정을 이용한다. 이와 같이 측벽 산화막 형성 공정을 2 스텝으로 진행하면, 측벽 산화막이 패드 질화막 패턴의 측벽에도 형성되기 때문에 패드 질화막과 라이 너 질화막이 분리되어 후속 습식 공정에서의 라이너 질화막의 손실을 억제할 수 있다.The present invention proposes a method of proceeding the sidewall oxide film formation process performed after the trench etching in two steps. That is, first, a sidewall oxide film is formed in the trench through a conventional thermal oxidation process, and secondly, an oxide film is formed along the entire structure surface. For example, the primary oxide film uses a furnace oxidation process, and the secondary oxide film uses a plasma oxidation process. When the sidewall oxide film forming process is performed in two steps as described above, since the sidewall oxide film is also formed on the sidewall of the pad nitride film pattern, the pad nitride film and the liner nitride film can be separated to suppress the loss of the liner nitride film in the subsequent wet process.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 STI 공정을 나타낸 단면도이다.2A through 2F are cross-sectional views illustrating an STI process according to an embodiment of the present invention.

본 실시예에 따른 STI 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 패드 산화막(21) 및 패드 질화막(22)을 각각 20∼300Å 및 50∼1000Å의 두께로 형성하고, 소자분리 마스크를 이용한 사진 및 식각 공정을 통해 패드 질화막(22) 및 패드 산화막(21)을 패터닝한 다음, 패드 질화막(22)을 식각 베리어로 사용하여 실리콘 기판(20)을 2000∼5000Å 깊이로 건식 식각하여 트렌치를 형성하고, 퍼니스 산화 공정을 실시하여 노출된 트렌치 영역에 10∼100Å 두께의 제1 측벽 산화막(23a)을 성장시킨다. 이때, 퍼니스 산화 공정은 700∼950℃의 온도에서 건식 산화 방식으로 수행하는 것이 바람직하다.In the STI process according to the present embodiment, first, as shown in FIG. 2A, a pad oxide film 21 and a pad nitride film 22 are formed on the silicon substrate 20 to a thickness of 20 to 300 kPa and 50 to 1000 kPa, respectively. After the pad nitride layer 22 and the pad oxide layer 21 are patterned through a photolithography and an etching process using an isolation mask, the silicon substrate 20 is dried to a depth of 2000 to 5000Å using the pad nitride layer 22 as an etching barrier. The trench is etched to form a trench, and a furnace oxidation process is performed to grow the first sidewall oxide film 23a having a thickness of 10 to 100 microseconds in the exposed trench region. At this time, the furnace oxidation process is preferably carried out in a dry oxidation method at a temperature of 700 ~ 950 ℃.

다음으로, 도 2b에 도시된 바와 같이 플라즈마 산화 공정을 실시하여 전체 구조 표면을 따라 10∼150Å 두께의 제2 측벽 산화막(23b)을 형성한다. 이때, 플라즈마 산화 공정은 수소에 의한 전하 트랩(charge trap) 형성에 의한 소자분리 붕괴 전압 특성 및 접합 문턱전압 특성의 열화를 방지하기 위하여 O2/Ar 플라즈마를 이용하여 200∼700℃의 온도에서 수행하는 것이 바람직하다.Next, as illustrated in FIG. 2B, a plasma oxidation process is performed to form a second sidewall oxide film 23b having a thickness of 10 to 150 Å along the entire structure surface. In this case, the plasma oxidation process is performed at a temperature of 200 to 700 ° C. using an O 2 / Ar plasma to prevent deterioration of device isolation collapse voltage characteristics and junction threshold voltage characteristics due to the formation of charge traps by hydrogen. It is desirable to.

계속하여, 도 2c에 도시된 바와 같이 전체 구조 표면을 따라 20∼100Å 두께의 라이너 질화막(24)을 증착한다.Subsequently, as shown in FIG. 2C, a liner nitride film 24 having a thickness of 20 to 100 microseconds is deposited along the entire structure surface.

이어서, 도 2d에 도시된 바와 같이 전체 구조 표면을 따라 20∼100Å 두께의 라이너 산화막(25)을 증착한다.Subsequently, a liner oxide film 25 of 20 to 100 microns thick is deposited along the entire structure surface as shown in FIG. 2D.

다음으로, 도 2e에 도시된 바와 같이 전체 구조 상부에 3000∼12000Å 두께의 HDP 산화막(26)을 증착하여 트렌치를 매립하고, HDP 산화막(26)에 대한 열처리를 수행한 후, 패드 질화막(22)을 연마 정지막으로 사용하여 CMP 공정을 실시하여 HDP 산화막(26)을 평탄화시킨다.Next, as shown in FIG. 2E, an HDP oxide film 26 having a thickness of 3000 to 12000 kV is deposited on the entire structure to fill the trench, and after the heat treatment is performed on the HDP oxide film 26, the pad nitride film 22 is formed. Is used as the polishing stop film to perform a CMP process to planarize the HDP oxide film 26.

계속하여, 도 2f에 도시된 바와 같이 인산 용액을 사용하여 잔류하는 패드 질화막(22a)을 습식 제거하고, BOE(Buffered Oxide Echant) 용액, HF 용액 등을 사용하여 패드 산화막(21)을 습식 제거함으로써 STI 공정을 완료한다.Subsequently, as shown in FIG. 2F, the remaining pad nitride film 22a is wet removed using a phosphoric acid solution, and the pad oxide film 21 is wet removed using a BOE (Buffered Oxide Echant) solution, an HF solution, or the like. Complete the STI process.

CMP 공정 이후에 진행되는 습식 공정에서의 라이너 질화막의 손실은 패드 질화막과 라이너 질화막이 서로 연결되어 있기 때문이다. 전술한 실시예에 따르면, 패드 질화막과 라이너 질화막이 서로 분리되어 있기 때문에 습식 공정에서의 라이너 질화막의 손실을 억제할 수 있게 된다.The loss of the liner nitride film in the wet process that is performed after the CMP process is because the pad nitride film and the liner nitride film are connected to each other. According to the above embodiment, since the pad nitride film and the liner nitride film are separated from each other, the loss of the liner nitride film in the wet process can be suppressed.

한편, 플라즈마 산화 공정만을 진행하여 측벽 산화막을 형성하는 것을 생각할 수 있으나, 플라즈마 산화 공정 자체가 생산성이 떨어지는 단점이 있어 양산에 적합하지 않게 된다.On the other hand, it can be considered to form only the sidewall oxide film by only performing the plasma oxidation process, but the plasma oxidation process itself has a disadvantage in that productivity is not suitable for mass production.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 2차 측벽 산화막을 형성하기 위하여 플라즈마 산화 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 플라즈마 산화 공정 이외의 공정(예컨대, CVD 산화막)을 통해 패드 질화막 측벽에까지 산화막을 형성하는 모든 경우에 적용된다.For example, in the above-described embodiment, the case where the plasma oxidation process is performed to form the secondary sidewall oxide film has been described as an example. However, the present invention provides the pad nitride film sidewall through a process other than the plasma oxidation process (for example, the CVD oxide film). Applicable in all cases of forming an oxide film.

또한, 전술한 실시예에서는 라이너 산화막을 증착하는 경우를 일례로 들어 설명하였으나, 라이너 산화막을 적용하지 않고 바로 트렌치 매립 절연막을 증착하는 경우에도 본 발명은 적용된다.In addition, in the above-described embodiment, the case where the liner oxide film is deposited is described as an example. However, the present invention also applies when the trench buried insulating film is directly deposited without applying the liner oxide film.

또한, 전술한 실시예에서는 트렌치 매립 절연막을 평탄화시키기 위하여 CMP 공정을 수행하는 경우를 일례로 들어 설명하였으나, 본 발명은 전면 건식 식각을 수행하여 트렌치 매립 절연막을 평탄화시키는 경우에도 적용된다.In addition, in the above-described embodiment, the case where the CMP process is performed to planarize the trench buried insulating film is described as an example. However, the present invention is also applied to the case where the trench buried insulating film is planarized by performing dry etching.

또한, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 유동성 산화막(APL) 등의 다른 절연막을 사용하는 경우에도 적용된다.In the above-described embodiment, the case where the HDP oxide film is used as the trench filling insulating film has been described as an example, but the present invention is also applied to the case where another insulating film such as a fluid oxide film (APL) is used as the trench filling insulating film.

전술한 본 발명은 패드 질화막 제거를 위한 습식 식각 공정에 따른 라이너 질화막의 손실을 방지하여 소자분리막 가장자리에 모트가 형성되는 것을 억제할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성 및 수율을 개선하는 효과를 기대할 수 있다.The present invention described above can prevent the loss of the liner nitride film according to the wet etching process for removing the pad nitride film, thereby suppressing the formation of a mote on the edge of the device isolation layer, thereby improving the electrical properties and yield of the semiconductor device. You can expect

Claims (7)

실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;Forming a trench mask pattern including a pad oxide layer and a pad nitride layer on the silicon substrate; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the exposed silicon substrate to form a trench; 열산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 형성하는 단계;Performing a thermal oxidation process to form a first sidewall oxide film in said trench; 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 형성하는 단계;Forming a second sidewall oxide film along the entire structure surface on which the first sidewall oxide film is formed; 상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;Forming a liner nitride film along the entire structure surface on which the second sidewall oxide film is formed; 상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계;Forming a trench filling insulating layer on the entire structure of the liner nitride layer; 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및Planarizing the trench filling insulating layer to expose the pad nitride layer; And 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계Wet removing the pad nitride layer and the pad oxide layer 를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 라이너 질화막을 형성하는 단계 수행 후,After the step of forming the liner nitride film, 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And forming a liner oxide film along the entire surface of the structure where the liner nitride film is formed. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 및 제2 측벽 산화막은 각각 10∼100Å 및 10∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The first and second sidewall oxide films are formed in a thickness of 10 to 100 GPa and 10 to 150 GPa, respectively. 실리콘 기판 상에 패드 산화막 및 패드 질화막을 포함하는 트렌치 마스크 패턴을 형성하는 단계;Forming a trench mask pattern including a pad oxide layer and a pad nitride layer on the silicon substrate; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the exposed silicon substrate to form a trench; 퍼니스 산화 공정을 실시하여 상기 트렌치 내에 제1 측벽 산화막을 형성하는 단계;Performing a furnace oxidation process to form a first sidewall oxide film in said trench; 플라즈마 산화 공정을 실시하여 상기 제1 측벽 산화막이 형성된 전체 구조 표면을 따라 제2 측벽 산화막을 형성하는 단계;Performing a plasma oxidation process to form a second sidewall oxide film along the entire structure surface on which the first sidewall oxide film is formed; 상기 제2 측벽 산화막이 형성된 전체 구조 표면을 따라 라이너 질화막을 형성하는 단계;Forming a liner nitride film along the entire structure surface on which the second sidewall oxide film is formed; 상기 라이너 질화막이 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계;Forming a trench filling insulating layer on the entire structure of the liner nitride layer; 상기 패드 질화막이 노출되도록 상기 트렌치 매립 절연막을 평탄화시키는 단계; 및Planarizing the trench filling insulating layer to expose the pad nitride layer; And 상기 패드 질화막 및 상기 패드 산화막을 습식 제거하는 단계Wet removing the pad nitride layer and the pad oxide layer 를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법.Trench type device isolation film forming method of a semiconductor device comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 플라즈마 산화 공정은 O2/Ar 플라즈마를 이용하여 200∼700℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The plasma oxidation process is a trench type device isolation film forming method of a semiconductor device, characterized in that carried out at a temperature of 200 ~ 700 ℃ using O 2 / Ar plasma. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 라이너 질화막을 형성하는 단계 수행 후,After the step of forming the liner nitride film, 상기 라이너 질화막이 형성된 전체 구조 표면을 따라 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.And forming a liner oxide film along the entire surface of the structure where the liner nitride film is formed. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 제1 및 제2 측벽 산화막은 각각 10∼100Å 및 10∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성방법.The first and second sidewall oxide films are formed in a thickness of 10 to 100 GPa and 10 to 150 GPa, respectively.
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