KR20060011384A - Method for fabricating semiconductor device using dual damascene process - Google Patents

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KR20060011384A
KR20060011384A KR1020040060209A KR20040060209A KR20060011384A KR 20060011384 A KR20060011384 A KR 20060011384A KR 1020040060209 A KR1020040060209 A KR 1020040060209A KR 20040060209 A KR20040060209 A KR 20040060209A KR 20060011384 A KR20060011384 A KR 20060011384A
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metal wiring
forming
silicon oxynitride
hole pattern
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이홍구
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주식회사 하이닉스반도체
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Abstract

본 발명은 금속배선 공정에서 필수적으로 구비되는 식각정지층을 새로운 막으로 형성하여, 저온에서 열처리 공정이 가능하도록 하여 전기저항 측면에서 열화를 가져오는 금속배선으로 사용되는 금속물질들의 화합물이 생성되지 않도록 하는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 층간절연막을 형성하는 단계; 상기 제1 절연막에 일정부분이 노출된 상태로 매립된 하부 금속배선을 형성하는 단계; 상기 금속배선 영역 및 상기 제1 절연막상에 식각정지층으로 실리콘산화질화막을 형성하는 단계; 상기 실리콘산화질화막상에 제2 절연막을 형성하는 단계; 상기 금속배선상의 제2 절연막을 선택적으로 제거하여 상기 실리콘산화질화막이 노출되는 홀패턴을 형성하는 단계; 상기 노출된 실리콘산화질화막을 제거하는 단계; 및 상기 상부 금속배선용 홀패턴에 금속막을 매립하여 상부 금속배선을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
The present invention forms an etch stop layer, which is essentially provided in the metal wiring process, as a new film, so that the heat treatment process can be performed at a low temperature so that a compound of metal materials used as a metal wiring resulting in deterioration in terms of electrical resistance is not produced. To provide a method for manufacturing a semiconductor device, the present invention comprises the steps of forming an interlayer insulating film on the substrate; Forming a lower metal wiring buried in a state where a predetermined portion is exposed in the first insulating film; Forming a silicon oxynitride layer on the metallization region and the first insulating layer as an etch stop layer; Forming a second insulating film on the silicon oxynitride film; Selectively removing the second insulating film on the metal wiring to form a hole pattern exposing the silicon oxynitride film; Removing the exposed silicon oxynitride film; And embedding a metal film in the upper metal wiring hole pattern to form an upper metal wiring.

반도체, 금속배선, 듀얼 다마신, 열처리 공정, 식각정지막.Semiconductor, metallization, dual damascene, heat treatment process, etch stop film.

Description

듀얼 다마신 공정을 이용한 반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING DUAL DAMASCENE PROCESS} Method for manufacturing semiconductor device using dual damascene process {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING DUAL DAMASCENE PROCESS}             

도1a 내지 도1h는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.1A to 1H are cross-sectional views showing a method for manufacturing a semiconductor device according to the prior art.

도2는 종래기술에 의해 제조된 반도체 장치의 문제점을 나타내는 전자현미경사진.Figure 2 is an electron micrograph showing the problem of the semiconductor device manufactured by the prior art.

도3a 내지 도3h는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30 : 기판,30: substrate,

31,32 : 층간절연막31,32: interlayer insulation film

34,39 : 접착층34,39: adhesive layer

35,40 : 배선용 알루미늄막35,40: Aluminum film for wiring

36 : 식각정지용 SiON36: SiON for etching stop

37 : 층간절연막 37: interlayer insulating film                 

41 : 페시베이션막
41: passivation film

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 듀얼 다마신(Dual Damascene) 공정을 이용한 반도체장치 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a dual damascene process.

일반적으로 반도체장치 제조시 장치와 장치간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속배선을 사용하고 있다. In general, in the manufacture of semiconductor devices, metal wiring is used to electrically connect the device and the device or between the wiring and the wiring.

이러한 금속배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 장치에 더이상 적용이 어렵게 되었다. 반도체 장치의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(Electromigration; 이하 EM이라 함) 및 스트레스마이그레이션(Stressmigration; 이하 SM라 함) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로 구리가 최근에 관심의 대상이 되고 있다.Aluminum (Al) or tungsten (W) is widely used as the metal wiring material. However, due to low melting point and high resistivity, application to the ultra-high density semiconductor device is no longer possible. The ultra-high integration of semiconductor devices requires the use of materials with low specific resistance and highly reliable materials such as electromigration (hereinafter referred to as EM) and stress migration (hereinafter referred to as SM). Copper has recently been of interest as a suitable material.

구리를 금속배선 재료로 이용하는 이유는, 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃, 텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮기 때문이다.The reason why copper is used as a metal wiring material is not only that the melting point of copper is relatively high as 1080 ° C. (aluminum: 660 ° C., tungsten: 3400 ° C.), but the specific resistance is 1.7 μm cm, aluminum (2.7 μΩ cm) and tungsten (5.6 μΩ). It is because it is much lower than cm).

그러나, 구리를 이용한 배선 공정은 식각이 어렵고, 부식이 확산되는 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있었다.However, the wiring process using copper has a problem that the etching is difficult and the corrosion is diffused, and thus, there is a considerable difficulty in practical use.

이를 개선하고 실용화하기 위하여 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정을 적용하였는데, 특히 듀얼 다마신 공정을 주로 적용하고 있다.The single damascene process or the dual damascene process is applied to improve and put this into practical use. In particular, the dual damascene process is mainly applied.

여기서, 다마신 공정이라 함은 절연막(Dielectric layer)을 사진식각 공정을 통해 패터닝하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 기술을 이용하여 제거하므로써 먼저 형성한 트렌치 모양으로 배선을 형성하는 기술이다.Here, the damascene process is to form a trench by patterning a dielectric layer through a photolithography process, the conductive material such as tungsten (W), aluminum (Al), copper (Cu), etc. The conductive material other than the necessary wiring is filled in by using a technique such as etching back or chemical mechanical polishing (hereinafter referred to as CMP) to form the wiring in the trench shape formed earlier.

상기한 다마신 공정, 특히 듀얼 다마신 공정은 주로 DRAM 등의 비트 라인(Bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을 뿐만아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.The damascene process, in particular the dual damascene process, is mainly used for forming bit lines, word lines, and metal interconnections such as DRAMs. In particular, the upper and lower metal interconnections are connected in a multilayer metal interconnection. Not only can the via holes to be formed at the same time, but also can eliminate the step caused by the metal wiring has the advantage of facilitating subsequent processes.

듀얼 다마신 공정은 크게 비아퍼스트법(Via First Dual Damascene; 이하 VFDD라 함)과 트렌치퍼스트법(Trench First Dual Damascene; 이하 TFDD라 함) 및 셀프얼라인법(Self-Align Dual Damascene; 이하 SADD라 함) 등이 있다.The dual damascene process is mainly referred to as Via First Dual Damascene (hereinafter referred to as VFDD), Trench First Dual Damascene (hereinafter referred to as TFDD) and Self-Align Dual Damascene (hereinafter referred to as SADD). Etc.).

도1a 내지 도1h는 종래기술에 의한 반도체 장치의 제조방법을 나타내는 공정단면도이다. 1A to 1H are cross-sectional views showing a method of manufacturing a semiconductor device according to the prior art.                         

종래기술에 의한 반도체 장치의 제조방법은 먼저 도1a를 참조하여 살펴보면, 기판(10)상에 층간절연막(11)을 형성한다. 이어서 층간절연막(11)상에 층간절연막(12)를 형성한다.Referring to FIG. 1A, a method of manufacturing a semiconductor device according to the related art is described first. An interlayer insulating film 11 is formed on a substrate 10. Subsequently, an interlayer insulating film 12 is formed on the interlayer insulating film 11.

이어서 도1b에 도시된 바와 같이, 층간절연막(12)를 선택적으로 제거하여 금속배선이 형성될 홀 패턴(13)을 형성한다.Subsequently, as shown in FIG. 1B, the interlayer insulating film 12 is selectively removed to form a hole pattern 13 on which metal wiring is to be formed.

이어서 도1c에 도시된 바와 같이, 홀 패턴(13)을 따라 접착층(14)을 형성한다.Subsequently, as shown in FIG. 1C, the adhesive layer 14 is formed along the hole pattern 13.

이어서 도1d에 도시된 바와 같이, 접착층(14)위로 금속배선용 알루미늄막(15)을 형성한다.Subsequently, as shown in FIG. 1D, an aluminum film 15 for metal wiring is formed on the adhesive layer 14.

이어서 도1e에 도시된 바와 같이, 화학적기계적연마 공정을 이용하여 층간절연막(12)가 노출되도록 금속배선용 알류미늄막(15)를 제거하여 하부 금속배선(15')을 형성한다.Subsequently, as shown in FIG. 1E, the aluminum wiring 15 for metal wiring is removed to expose the interlayer insulating film 12 by using a chemical mechanical polishing process to form the lower metal wiring 15 ′.

이어서 도1f에 도시된 바와 같이, 식각정지층으로 실리콘질화막(18)을 형성하고, 층간절연막(17)을 형성하고, 상부 금속배선을 위한 홀 패턴(18)을 형성한다.Subsequently, as shown in FIG. 1F, a silicon nitride film 18 is formed as an etch stop layer, an interlayer insulating film 17 is formed, and a hole pattern 18 for upper metal wiring is formed.

이어서 노출된 실리콘질화막(18)을 제거하여 하부의 금속배선이 노출되도록 한다.Subsequently, the exposed silicon nitride film 18 is removed to expose the lower metal wiring.

이어서 홀 패턴(18)의 내부에 접착층(19)을 형성하고, 그 상부에 알루미늄막을 형성시켜 상부 금속배선(20)을 형성한다. 접착층(14,19)은 통상 티타늄막과 티타늄질화막을 적층하여 사용하게 된다. 예를 들어 티타늄질화막을 40Å형성하고 그 상부에 티타늄막을 300Å정도 형성하는 것이다. Subsequently, an adhesive layer 19 is formed inside the hole pattern 18, and an aluminum film is formed on the upper portion to form the upper metal wiring 20. The adhesive layers 14 and 19 are usually used by laminating a titanium film and a titanium nitride film. For example, a 40 nm titanium nitride film is formed and a titanium film 300 nm is formed thereon.                         

이어서 450℃ 정도에서 열처리 공정을 진행한다. 여기서 진행하는 열처리 공정은 전술한 바와 같이 식각머춤막으로 실리콘질화막(18)이 형성됨으로서, 질화막의 특성상 심한 압축응력으로 인하여 하부 금속배선(15')에는 심한 인장응력을 가하게 되어 일렉트로 마이그레이션(Electromigraion migration, EM)신뢰성에 심각한 문제를 야기시키고 있다. 이를 해결하기 위해 금속배선을 모두 형성한 다음, 450℃ 정도에서 열처리 공정을 진행하는 것이다.Subsequently, the heat treatment process is performed at about 450 ° C. In this heat treatment process, as described above, the silicon nitride film 18 is formed as an etched film, and thus, due to the severe compressive stress of the nitride film, a severe tensile stress is applied to the lower metal wiring 15 ′, resulting in electromigration migration. EM has caused serious problems in reliability. In order to solve this problem, all metal wires are formed, and then a heat treatment process is performed at about 450 ° C.

이어서 도1g에 도시된 바와 같이, 페시베이션 막을 형성한다.Then, as shown in Fig. 1G, a passivation film is formed.

전술한 바와 같이, 최근 0.1um 기술을 적용하는 반도체 장치에서는 공정마진을 확보하기 위해 금속배선을 형성할 때에 듀얼 다마신공정으로 진행하고 있다.As described above, in the semiconductor device to which the 0.1 um technology is recently applied, the dual damascene process is progressing when forming the metal wiring to secure the process margin.

금속배선의 선폭이 0.2um까지 감소함에 따라 종래와 같이 금속막을 형성한 다음 패터닝하는 방법으로는 더이상 금속배선을 형성할 수 없기 때문에 다마신 공정을 이용하여 금속배선을 형성하고 있는 것이다.As the line width of the metal wiring is reduced to 0.2um, the metal wiring is formed using a damascene process because the metal wiring can no longer be formed by a method of forming and patterning a metal film as in the related art.

그러나 다마신공정을 이용하여 금속배선을 형성하는 공정은 종래의 금속막을 패터닝하는 공정보다 상당히 취약한 면을 많이 가지고 있다.However, the process of forming the metal wiring by using the damascene process has many aspects that are considerably weaker than the process of patterning the metal film.

특이 전술한 반도체 제조방법에서와 같이 상단의 금속배선을 듀얼다마신공정으로 형성하게 되면, 비아부분(도1h의 x부분)을 형성하기 위한 절연막 패터닝공정에서 노광공정의 마진부족으로 미스얼라인이 되는 경우가 종종발생하고 있다.When the upper metal wiring is formed by the dual damascene process as in the aforementioned semiconductor manufacturing method, it is misaligned due to the lack of margin in the exposure process in the insulating film patterning process for forming the via portion (the x portion of FIG. 1H). Cases often occur.

이 때의 미스얼라인을 방지하기 비아부분을 위한 절연막 패터닝공정에서 하단에 데미지를 방지하기 위한 식각정지층((16)을 실리콘질화막으로 하단 금속배선의 상단에 형성시키고 있다. In this case, an etch stop layer 16 is formed on the upper end of the lower metal wiring with silicon nitride to prevent damage at the lower end in the insulating film patterning process for the via part.                         

그러나 전술한 바와 같이, 식각머춤막(16)으로 형성된 실리콘질화막으로 인해 발생되는 문제로 인해 450℃ 열처리 공정을 추가적으로 진행해야 한다.However, as described above, due to a problem caused by the silicon nitride film formed of the etched film 16, it is necessary to further proceed to the 450 ℃ heat treatment process.

그런데, 긍속배선을 완성하고 나서 450℃ 정도에서 열처리 공정을 진행하게 되면, 접착층에 사용된 티타늄막이 베리어막으로 사용된 티타늄질화막을 통과하여 알루미늄막과 반응하여 상당량의 비정상적이고 불균일하며 전도성이 떨어지는 TiAl3라는 인터메탈릭(intermetalic) 화합물을 만들게 된다.However, if the heat treatment process is performed at about 450 ° C after completing the wiring, the titanium film used for the adhesive layer passes through the titanium nitride film used as the barrier film and reacts with the aluminum film, resulting in a significant amount of abnormal, non-uniform and inferior TiAl. It creates an intermetalic compound called 3 .

만약 400℃로 열처리 공정을 진행하게 되면 이러한 현상이 보이지 않지만 450℃ 정도에서 열처리 공정은 진행하게 되면 전술한 화합물이 생성되어 금속배선의 전도성을 크게 떨어떠리게 된다.If the heat treatment process is performed at 400 ° C., this phenomenon is not observed, but if the heat treatment is performed at 450 ° C., the above-described compound is generated, thereby greatly reducing the conductivity of the metal wiring.

전도성이 떨어지는 TiAl3라는 화합물이 생기게 되면, 화합물이 생긴 지역에는 취약한 EM 특성을 보이고 있으며, EM 테스트시에 로컬 히팅(local heating) 현상을 야기시켜 우선적으로 페일이 나타내는 문제점을 가지고 있으며, 금속배선에서 약 5%정도의 부피가 감소하는 부작용이 생겨 알루미늄막의 인장응력을 더 가중시켜 SM(stressmigration)특성과 EM특성을 더욱 취약하게 하고 있다.When a compound called TiAl 3 having low conductivity is formed, the compound has a weak EM characteristic in the region where the compound is formed, and causes a local heating phenomenon during the EM test, which has a problem of failing first. There is a side effect of reducing the volume by about 5%, which further increases the tensile stress of the aluminum film, making the SM (stressmigration) and EM characteristics more vulnerable.

도2는 종래기술에 의해 제조된 반도체 장치의 문제점을 나타내는 전자현미경사진dlek.Figure 2 is an electron micrograph dlek showing a problem of a semiconductor device manufactured by the prior art.

도2를 참조하여 살펴보면, 450℃ 정도로 열공정을 진행하게 되면, 전도성이 떨어지는 TiAl3라는 화합물이 금속배선에 형성되는 것을 알 수 있다.Referring to FIG. 2, when the thermal process is performed at about 450 ° C., it can be seen that a compound having poor conductivity, TiAl 3 , is formed on the metal wiring.

만약 실리콘질화막을 식각정지막으로 사용한 경우 400℃ 에서 열처리 공정을 진행하게 되면, TiAl3라는 화합물은 생기지 않으나, 이 경우 포토공정의 마진 부족으로 인하여 비아부분(X참조)의 오버랩 마진을 대단히 타이트하게 가져가야 하므로 전체적인 공정 마진의 부족을 가져와 수율감소가 예상된다.
If the silicon nitride film is used as an etch stop film, when the heat treatment process is performed at 400 ° C., a compound called TiAl 3 does not occur, but in this case, the overlap margin of the via portion (see X) is very tight due to the lack of margin in the photo process. The yield reduction is expected due to the lack of overall process margin.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 금속배선 공정에서 필수적으로 구비되는 식각정지층을 새로운 막으로 형성하여, 저온에서 열처리 공정이 가능하도록 하여 전기저항 측면에서 열화를 가져오는 금속배선으로 사용되는 금속물질들의 화합물이 생성되지 않도록 하는 반도체 장치 제조방법을 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, by forming an etch stop layer, which is essentially provided in the metal wiring process as a new film, to enable a heat treatment process at a low temperature metal wiring that leads to deterioration in terms of electrical resistance An object of the present invention is to provide a method for manufacturing a semiconductor device to prevent the compound of the metal materials to be used.

본 발명은 기판상에 층간절연막을 형성하는 단계; 상기 제1 절연막에 일정부분이 노출된 상태로 매립된 하부 금속배선을 형성하는 단계; 상기 금속배선 영역 및 상기 제1 절연막상에 식각정지층으로 실리콘산화질화막을 형성하는 단계; 상기 실리콘산화질화막상에 제2 절연막을 형성하는 단계; 상기 금속배선상의 제2 절연막을 선택적으로 제거하여 상기 실리콘산화질화막이 노출되는 홀패턴을 형성하는 단계; 상기 노출된 실리콘산화질화막을 제거하는 단계; 및 상기 상부 금속배선용 홀패턴에 금속막을 매립하여 상부 금속배선을 형성하는 단계를 포함하는 반도체 장치 의 제조방법을 제공한다.The present invention includes forming an interlayer insulating film on a substrate; Forming a lower metal wiring buried in a state where a predetermined portion is exposed in the first insulating film; Forming a silicon oxynitride layer on the metallization region and the first insulating layer as an etch stop layer; Forming a second insulating film on the silicon oxynitride film; Selectively removing the second insulating film on the metal wiring to form a hole pattern exposing the silicon oxynitride film; Removing the exposed silicon oxynitride film; And embedding a metal film in the upper metal wiring hole pattern to form an upper metal wiring.

본 발명은 듀얼 다마신 공정에서 상부 금속배선과 하부 금속배선을 연결하는 비아을 안정적으로 형성하기 위해 구비되는 식각정지층을 종래에 사용하던 실리콘질화막 대신에 실리콘산화질화막(SiON)을 사용하여, 하부 금속배선에 인가되는 인장응력을 감소시켜 EM 및 SM에 대한 신뢰성을 향상시키며 아울러 포토및 에치공정의마진을 증가시킬 수 있는 발명이다. 실리콘산화질화막은 실리콘질화막보다 스트레스가 현저히 낮은 막이다.
The present invention uses a silicon oxynitride layer (SiON) instead of a silicon nitride layer, which is used in the etching stop layer provided to stably form a via connecting the upper metal line and the lower metal line in the dual damascene process. It is an invention that can improve the reliability of EM and SM by reducing the tensile stress applied to the wiring and increase the margin of the photo and etch process. The silicon oxynitride film is a film having significantly lower stress than the silicon nitride film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3a 내지 도3h는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

본 실시예에 의한 반도체 장치의 제조방법은 먼저 도3a를 참조하여 살펴보면, 기판(30)상에 층간절연막(31)을 형성한다. 이어서 층간절연막(31)상에 층간절연막(32)을 형성한다.In the semiconductor device manufacturing method according to the present embodiment, referring to FIG. 3A, an interlayer insulating film 31 is formed on a substrate 30. Subsequently, an interlayer insulating film 32 is formed on the interlayer insulating film 31.

층간절연막(31,32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼 니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating films 31 and 32 may be formed of an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. Film, TEOS (Tetra Ethyl Ortho Silicate) film or HDP (oxidation film) using high density film, etc., or thermal oxide (Thermal Oxide) film formed by oxidizing silicon substrate at high temperature between 600 ~ 1,100 ℃ in furnace ).

이어서 도3b에 도시된 바와 같이, 층간절연막(32)을 선택적으로 제거하여 금속배선이 형성될 홀 패턴(33)을 형성한다.Subsequently, as shown in FIG. 3B, the interlayer insulating film 32 is selectively removed to form a hole pattern 33 on which metal wiring is to be formed.

이어서 도3c에 도시된 바와 같이, 홀 패턴(33)을 따라 접착층(34)을 형성한다.Next, as shown in FIG. 3C, the adhesive layer 34 is formed along the hole pattern 33.

접착층(34)은 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 티타늄질화막을 40Å정도로 형성하고, 그 상부에 IMP(Ionized Metal Plasma) 방식으로 티타늄막을 300Å 정도로 적층하여 형성한다.The adhesive layer 34 is formed by forming a titanium nitride film at about 40 GPa by MOCVD (Metal Organic Chemical Vapor Deposition) method, and stacking a titanium film at about 300 GPa by IMP (Ionized Metal Plasma) method.

이어서 도3d에 도시된 바와 같이, 접착층(14)위로 금속배선용 알루미늄막(35)을 형성한다. 이 때 알루미늄막(35)은 화학기상증착법으로 300Å 정도로 형성하고, 그 상부로 물리적기상증착법으로 7700Å 정도로 형성한다.Subsequently, as shown in FIG. 3D, an aluminum film 35 for metal wiring is formed on the adhesive layer 14. At this time, the aluminum film 35 is formed at about 300 kPa by chemical vapor deposition, and is formed at about 7700 kPa by physical vapor deposition.

이어서 도3e에 도시된 바와 같이, 화학적기계적연마 공정을 이용하여 층간절연막(32)이 노출되도록 금속배선용 알류미늄막(35)을 제거하여 하부 금속배선(35')을 형성한다.Subsequently, as shown in FIG. 3E, the aluminum wiring 35 for metal wiring is removed to expose the interlayer insulating film 32 using a chemical mechanical polishing process to form the lower metal wiring 35 ′.

이어서 도3f에 도시된 바와 같이, 식각정지층으로 실리콘산화질화막(SiON)을 800 ~ 1000Å정도로 형성한다. 이때의 식각정지층은 홀 패턴(38)을 형성할 때 포토공정에서 미스얼라인이 되는 경우 하부 층간절연막(32)이 데미지를 받게 되는데 이를 방지하기 위한 막이다. 실리콘산화질화막은 종래에 사용하던 공정장비를 그대로 이용하여 형성할 수 있으므로 신규장비를 도입하는 등의 새로운 비용이 추가적으로 발생하지 않는다.Subsequently, as shown in FIG. 3F, a silicon oxynitride film (SiON) is formed in the etch stop layer at about 800 to 1000 Å. In this case, when the hole pattern 38 is formed, the etch stop layer is damaged when the lower interlayer insulating layer 32 is damaged in the photo process. Since the silicon oxynitride film can be formed using the conventional process equipment as it is, there is no additional cost such as introducing new equipment.

이어서 그 상부에 층간절연막(37)을 형성하고, 상부 금속배선을 위한 홀 패턴(38)을 형성한다. 홀 패턴(38)을 형성한 후에 노출된 실리콘산화질화막(SiON)을 제거한다.Subsequently, an interlayer insulating film 37 is formed thereon, and a hole pattern 38 for upper metal wiring is formed. After the hole pattern 38 is formed, the exposed silicon oxynitride film (SiON) is removed.

이어서 도3g에 도시된 바와 같이, 홀 패턴(38)의 내부에 접착층(39)을 형성하고, 그 상부에 알루미늄막을 형성시켜 상부 금속배선(40)을 형성한다. Next, as shown in FIG. 3G, the adhesive layer 39 is formed inside the hole pattern 38, and an aluminum film is formed thereon to form the upper metal wiring 40.

접착층(34)은 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 티타늄질화막을 40Å정도로 형성하고, 그 상부에 IMP(Ionized Metal Plasma) 방식으로 티타늄막을 300Å 정도로 적층하여 형성한다.The adhesive layer 34 is formed by forming a titanium nitride film at about 40 GPa by MOCVD (Metal Organic Chemical Vapor Deposition) method, and stacking a titanium film at about 300 GPa by IMP (Ionized Metal Plasma) method.

이어서 380 ~ 400℃ 정도에서 열처리 공정을 진행한다. 여기서 진행하는 열처리 공정은 전술한 바와 같이 식각정지층으로 실리콘질화막(18)이 형성됨으로서, 질화막의 특성상 심한 압축응력으로 인하여 하부 금속배선(15')에는 심한 인장응력을 가하게 되어 일렉트로 마이그레이션(Electromigraion migration, EM)신뢰성에 심각한 문제를 야기시키고 있다. 이를 해결하기 위해 금속배선을 모두 형성한 다음, 380 ~ 400℃ 정도에서 열처리 공정을 진행하는 것이다.Subsequently, the heat treatment process is performed at about 380 to 400 ° C. In this heat treatment process, the silicon nitride film 18 is formed as the etch stop layer as described above, and due to the severe compressive stress of the nitride film, a severe tensile stress is applied to the lower metal wiring 15 ′, resulting in electromigration migration. EM has caused serious problems in reliability. In order to solve this problem, all the metal wirings are formed, and then a heat treatment process is performed at about 380 to 400 ° C.

그런데, 종래와는 달리 식각정지층으로 실리콘질화막 대신에 실리콘산화질화막(36)을 사용함으로서 열처리 온도를 400℃로 진행할 수 있다. 따라서 종래기술에서 가장 큰 문제점이었던 티타늄과 알루미늄이 반응하여, 전기적 저항특성을 떨어뜨리는 TiAl3 화합물이 생성되지 않는다. 400℃ 정도에서는 알루미늄과 티타늄이 잘 반응하지 않기 때문이다.However, unlike the related art, by using the silicon oxynitride layer 36 instead of the silicon nitride layer as the etch stop layer, the heat treatment temperature may be advanced to 400 ° C. Therefore, titanium and aluminum, which were the biggest problems in the prior art, react with each other, thereby preventing TiAl 3 compounds from deteriorating electrical resistance characteristics. This is because aluminum and titanium do not react well at about 400 ° C.

즉, 종래기술에서 문제가 되었던 TiAl3 화합물으로 인해 5%정도의 알루미늄 배선의 부피감소 문제점을 제거하여 알루미늄의 인장응력을 감소시켜 SM과 EM특성을 향상시키게 되는 것이다.(불균일한 TiAl3 화합물이 생성된 경우 EM 테스트시 로컬 히팅(local heating) 및 로컬 스트레스를 야기시켜 10배정도 취약한 EM특성을 가지게 된다.)That is, by reducing the tensile stress of the aluminum to remove the volume reduction problem of the 5% aluminum wirings due to the TiAl 3 compound was a prior art problem is that thereby improve the SM and EM properties (a non-uniform TiAl 3 compound When created, it causes local heating and local stress during EM test, which is 10 times weaker EM characteristic.)

이어서 도3h에 도시된 바와 같이, 페시베이션 막을 형성한다.Then, as shown in Fig. 3H, a passivation film is formed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해 듀얼 다마신 공정에서 사용하는 식각정지층으로 실리콘산화질화막을 사용함으로서, 종래에 실리콘질화막을 사용하던 경우보다 열처리 온도를 낮출 수 있어 TiAl3\ 화합물을 생성시키지 않아서, 알루미늄 배선에 인가되는 인장응력을 감소시켜 EM 및 SM에 대한 신뢰성을 향상시킬 수 있다.By using the silicon oxynitride film as the etch stop layer used in the dual damascene process according to the present invention, the heat treatment temperature can be lowered than when the silicon nitride film is conventionally used, and thus the TiAl 3 \ compound is not produced and applied to the aluminum wiring. It is possible to improve the reliability of EM and SM by reducing tensile stress.

또한, 알루미늄배선의 전기저항 특성의 열화를 방지할 수 있다.In addition, it is possible to prevent deterioration of the electrical resistance characteristics of the aluminum wiring.

또한, 본 발명에 의해서 식각멈춤막을 부담없이 사용할 수 있기 때문에 포토 공정 및 식각공정의 마진이 증가된다.
In addition, since the etch stop film can be used freely by the present invention, the margin of the photo process and the etching process is increased.

Claims (10)

기판상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the substrate; 상기 제1 절연막에 일정부분이 노출된 상태로 매립된 하부 금속배선을 형성하는 단계;Forming a lower metal wiring buried in a state where a predetermined portion is exposed in the first insulating film; 상기 금속배선 영역 및 상기 제1 절연막상에 식각정지층으로 실리콘산화질화막을 형성하는 단계;Forming a silicon oxynitride layer on the metallization region and the first insulating layer as an etch stop layer; 상기 실리콘산화질화막상에 제2 절연막을 형성하는 단계;Forming a second insulating film on the silicon oxynitride film; 상기 금속배선상의 제2 절연막을 선택적으로 제거하여 상기 실리콘산화질화막이 노출되는 홀패턴을 형성하는 단계;Selectively removing the second insulating film on the metal wiring to form a hole pattern exposing the silicon oxynitride film; 상기 노출된 실리콘산화질화막을 제거하는 단계; 및Removing the exposed silicon oxynitride film; And 상기 상부 금속배선용 홀패턴에 금속막을 매립하여 상부 금속배선을 형성하는 단계를 Forming an upper metal wiring by embedding a metal film in the upper metal wiring hole pattern; 포함하는 반도체 장치의 제조방법.The manufacturing method of the semiconductor device containing. 제 1 항에 있어서,The method of claim 1, 상기 금속배선의 특성향상을 위한 열처리 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And performing a heat treatment process for improving the characteristics of the metal wiring. 제 2 항에 있어서,The method of claim 2, 상기 열처리 공정은 380 ~ 400도 범위로 진행하는 것을 특징으로 하는 반도체 장치의 제조방법The heat treatment process is a manufacturing method of a semiconductor device, characterized in that proceeding in the range of 380 ~ 400 degrees 제 1 항에 있어서,The method of claim 1, 상기 상부 금속배선용 홀패턴은The upper metal wiring hole pattern is 반전된 요철모양의 듀얼다마신 금속배선용 홀패턴인 것을 특징으로 하는 반도체 장치의 제조방법.A method of manufacturing a semiconductor device, characterized in that the inverted concave-convex dual damascene metal wiring hole pattern. 제 1 항에 있어서,The method of claim 1, 상기 상부 금속배선용 홀패턴에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And forming an adhesive layer on the upper metal wiring hole pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 접착층은 티타늄/티타늄질화막이 적층된 막인 것을 특징으로 하는 반도체 장치의 제조방법.And said adhesive layer is a film in which a titanium / titanium nitride film is laminated. 제 5 항에 있어서,The method of claim 5, 상기 상부 금속배선과 하부 금속배선은 알루미늄으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.And the upper metal wiring and the lower metal wiring are formed of aluminum. 제 1 항에 있어서,The method of claim 1, 상기 실리콘산화질화막은 800 ~ 1000Å 범위로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The silicon oxynitride film is a manufacturing method of a semiconductor device, characterized in that formed in the range of 800 ~ 1000Å. 제 1 항에 있어서,The method of claim 1, 상기 하부 금속배선을 형성하는 단계는Forming the lower metal wiring 상기 제1 절연막을 패터닝하여 하부 금속배선용 홀패턴을 형성하는 단계;Patterning the first insulating film to form a hole pattern for lower metal wiring; 상기 하부 금속배선용 홀패턴의 내부에 접착층을 형성하는 단계; 및Forming an adhesive layer in the lower metal wiring hole pattern; And 상기 접착층상에 금속막을 매립하여 하부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And embedding a metal film on the adhesive layer to form a lower metal wiring. 제 9 항에 있어서The method of claim 9 상기 접착층은 티타늄/티타늄질화막이 적층된 막인 것을 특징으로 하는 반도체 장치의 제조방법.And said adhesive layer is a film in which a titanium / titanium nitride film is laminated.
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