KR20060010949A - Method for manufacturing a semiconductor device - Google Patents

Method for manufacturing a semiconductor device Download PDF

Info

Publication number
KR20060010949A
KR20060010949A KR1020040059563A KR20040059563A KR20060010949A KR 20060010949 A KR20060010949 A KR 20060010949A KR 1020040059563 A KR1020040059563 A KR 1020040059563A KR 20040059563 A KR20040059563 A KR 20040059563A KR 20060010949 A KR20060010949 A KR 20060010949A
Authority
KR
South Korea
Prior art keywords
gate oxide
film
region
nitride
cell region
Prior art date
Application number
KR1020040059563A
Other languages
Korean (ko)
Inventor
박상진
이공수
김봉현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040059563A priority Critical patent/KR20060010949A/en
Publication of KR20060010949A publication Critical patent/KR20060010949A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

듀얼 게이트 전극을 갖는 반도체 소자 제조방법에서, 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제1 게이트 산화막을 증착한다. 상기 제1 게이트 산화막 표면에 플라즈마 질화처리(Plasma Nitridation)를 수행하여 상기 제1 게이트 산화막 상부면을 질화막으로 전환한다. 상기 셀영역 상에 형성된 상기 질화막 및 제1 게이트 산화막을 제거하여 상기 주변회로영역 상에만 상기 질화막 및 제1 게이트 산화막을 형성한다. 상기 셀영역 상에 제2 게이트 산화막을 증착한다. 상기 셀영역 및 주변회로영역의 활성영역 상에 게이트 구조물을 형성한다. 따라서, 플라즈마 질화처리에 의한 상기 질화막 패턴의 형성과 제2 게이트 산화막 패턴을 형성하므로써 도펀트가 반도체 기판으로 침투하는 것을 방지하고 문턱 전압의 감소를 방지하여 반도체 소자의 전기적 특성을 증대시킬 수 있는 효과가 있다.In a semiconductor device manufacturing method having a dual gate electrode, a first gate oxide film is deposited on a semiconductor substrate in which a cell region and a peripheral circuit region are defined. Plasma nitridation is performed on the surface of the first gate oxide layer to convert the upper surface of the first gate oxide layer into a nitride layer. The nitride film and the first gate oxide film formed on the cell region are removed to form the nitride film and the first gate oxide film only on the peripheral circuit region. A second gate oxide film is deposited on the cell region. A gate structure is formed on the active region of the cell region and the peripheral circuit region. Therefore, the formation of the nitride film pattern and the second gate oxide pattern by plasma nitride treatment prevent the dopant from penetrating into the semiconductor substrate and prevent the reduction of the threshold voltage, thereby increasing the electrical characteristics of the semiconductor device. have.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 110 : 소자분리막100 semiconductor substrate 110 device isolation film

120 : 제1 게이트 산화막 120a : 제1 게이트 산화막 패턴120: first gate oxide film 120a: first gate oxide film pattern

140 : 질화막 140a : 질화막 패턴140: nitride film 140a: nitride film pattern

150a : 포토레지스트 패턴 160 : 제2 게이트 산화막150a: photoresist pattern 160: second gate oxide film

160a : 제2 게이트 산화막 패턴 170 : 도전막160a: second gate oxide film pattern 170: conductive film

170a : 도전막 패턴 200 : 게이트 구조물170a: conductive film pattern 200: gate structure

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 듀얼 게이트 전극을 갖는 반도체 소자 제조방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and more particularly to a semiconductor device manufacturing method having a dual gate electrode.

일반적으로 반도체 소자의 게이트 절연막으로 열(Thermally) 또는 급속열처 리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 최근에 반도체 소자의 디자인 룰이 감소함에 따라 게이트 절연막의 두께는 SiO2의 터널링 한계가 되는 25∼30Å 이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트 절연막으로는 25∼30Å두께가 예상된다.In general, SiO 2 grown by thermally or rapid thermally is used as a gate insulating film of a semiconductor device. As the design rules of semiconductor devices decrease in recent years, the thickness of the gate insulating film has decreased to 25-30 kPa or less, which is the tunneling limit of SiO 2 . .

그러나, 셀영역의 트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.However, in the case of a cell transistor, a higher gate voltage is applied due to a higher threshold voltage (Vt) than a transistor in the peripheral circuit region (peri) due to a problem such as refresh. As a result, electrical characteristics deteriorate rather than transistors in the peripheral circuit region.

그리하여, 셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트 절연막의 두께를 증가시킬 필요가 있는데 이를 위해 제안된 것이 CMOS 공정에 의한 듀얼 게이트 절연막(Dual gate dielectric)의 제조 방법이다.Therefore, in order to improve the transistor characteristics of the cell region, it is necessary to increase the thickness of the gate insulating layer of the transistor of the cell region. A proposed method for manufacturing the dual gate dielectric by the CMOS process is proposed.

상기 듀얼 게이트 절연막의 종래 기술로는 여러 가지가 있는데 최근에 많이 연구되는 방법은 일정 부분만 게이트 절연막을 제거하고 다시 산화시켜 듀얼 게이트 절연막을 형성시키는 제1 방법과 일정 부분만 질소(nitrogen)와 같은 원소를 이온주입(implant)하여 게이트 절연막의 성장을 느리게 하여 듀얼 게이트 절연막을 형성시키는 제2 방법이 있다.There are a number of conventional techniques of the dual gate insulating film. Recently, many researches have been made on the first method of removing the gate insulating film and oxidizing it to form a dual gate insulating film. There is a second method of implanting an element to slow the growth of the gate insulating film to form a dual gate insulating film.

그러나, 상술한 종래 기술 중 제1 방법은 듀얼 게이트 절연막을 형성시키기 위해 두 번의 높은 열공정을 실시하기 때문에 반도체 기판의 표면이 손상되는 문제점이 있고, 제2 방법 또한 질소의 이온주입으로 인해 반도체 기판이 손상되는 문제 점이 있다. 특히, 반도체 기판이 손상될 경우 채널 이동도(channel mobility) 등의 열화를 가져올 수도 있다.However, since the first method of the above-described prior art performs two high thermal processes to form a dual gate insulating film, the surface of the semiconductor substrate is damaged, and the second method also has a semiconductor substrate due to ion implantation of nitrogen. There is a problem with this damage. In particular, when the semiconductor substrate is damaged, deterioration such as channel mobility may occur.

한편, PMOS 소자에서 p+ 다결정실리콘 게이트를 적용할 경우 활성화를 위한 열처리과정에서 p+ 다결정실리콘이 포함하고 있는 보론(boron)과 같은 도펀트(dopant)가 하부 게이트 절연막인 SiO2막을 뚫고 반도체 기판까지 침투하기 때문에 플랫 밴드 전압(VFB:flat band voltage)과 문턱전압(Vt:threshold voltage) 등에 큰 영향을 미치게 된다. 이를 방지하기 위하여 SiO2막 상부를 질화막으로 만들어 보론과 같은 3족 도펀트와 질소가 결합을 이루면서 3족 도펀트가 반도체 기판으로 침투되는 것을 억제한다. 게이트 절연막의 질화처리 시 MOS 소자의 동작 특성에 영향을 주지 않기 위해서는 SiO2막의 표면만 질화처리하는 것이 중요하다. 특히 서브 0.1㎛ MOS 소자의 경우에는 SiO2막의 두께가 35Å 이하로 매우 작기 때문에 SiO2막의 상부만 질화시키는 것이 매우 어려운 문제점이 있다.Meanwhile, when the p + polysilicon gate is applied to a PMOS device, a dopant such as boron included in the p + polysilicon penetrates through the SiO 2 film, which is a lower gate insulating layer, and penetrates the semiconductor substrate during the heat treatment process for activation. As a result, the flat band voltage (V FB ) and the threshold voltage (V t : threshold voltage) are greatly influenced. In order to prevent this, the upper part of the SiO 2 film is formed as a nitride film to prevent the Group 3 dopant from penetrating into the semiconductor substrate while forming a group 3 dopant such as boron and nitrogen. Nitriding only the surface of the SiO 2 film is important in order not to affect the operation characteristics of the MOS device during nitriding of the gate insulating film. Particularly, in the case of the sub-0.1 μm MOS device, since the thickness of the SiO 2 film is very small (35 kPa or less), it is very difficult to nitride only the upper portion of the SiO 2 film.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 주변회로영역의 게이트 전극에 함유된 도펀트가 반도체 기판으로 침투하는 것을 방지하고, 셀영역의 문턱전압의 감소를 방지하기에 적합한 반도체 소자 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a semiconductor device manufacturing method suitable for preventing the dopant contained in the gate electrode of the peripheral circuit region from penetrating into the semiconductor substrate and reducing the threshold voltage of the cell region. To provide.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조방법은, 셀영역과 주변회로영역이 정의된 반도체 기판 상에 제1 게이트 산화막을 증착하는 단계를 수행한다. 상기 제1 게이트 산화막 표면에 플라즈마 질화처리를 수행하여 상기 제1 게이트 산화막 상부면을 질화막으로 전환하는 단계를 수행한다. 상기 셀영역 상에 형성된 상기 질화막 및 제1 게이트 산화막을 제거하여 상기 주변회로영역 상에만 상기 질화막 및 제1 게이트 산화막을 형성하는 단계를 수행한다. 상기 셀영역 상에 제2 게이트 산화막을 증착하는 단계를 수행한다. 상기 셀영역 및 주변회로영역의 활성영역 상에 게이트 구조물을 형성하는 단계를 수행하는 것을 포함한다.In order to achieve the object of the present invention, the semiconductor device manufacturing method according to an embodiment of the present invention performs the step of depositing a first gate oxide film on a semiconductor substrate in which a cell region and a peripheral circuit region are defined. Plasma nitridation is performed on the surface of the first gate oxide layer to convert the upper surface of the first gate oxide layer into a nitride layer. The nitride film and the first gate oxide film formed on the cell region are removed to form the nitride film and the first gate oxide film only on the peripheral circuit region. A second gate oxide film is deposited on the cell region. And forming a gate structure on the active region of the cell region and the peripheral circuit region.

상술한 바와 같은 본 발명에 따르면, 상기 주변회로영역 상에 플라즈마 질화처리에 의한 상기 질화막 패턴의 형성과 상기 셀영역 상에 상기 제2 게이트 산화막 패턴을 두껍게 형성하므로써, 상기 주변회로영역 상에 형성된 도전막 패턴에 함유된 도펀트가 반도체 기판으로 침투하는 것을 방지하고 상기 셀영역의 문턱 전압의 감소를 방지하여 반도체 소자의 전기적 특성을 증대시킬 수 있다.According to the present invention as described above, the conductive film formed on the peripheral circuit region by forming the nitride film pattern by the plasma nitridation treatment on the peripheral circuit region and by forming the second gate oxide pattern thick on the cell region. It is possible to prevent the dopant contained in the film pattern from penetrating into the semiconductor substrate and to prevent the reduction of the threshold voltage of the cell region, thereby increasing the electrical characteristics of the semiconductor device.

이하, 본 발명에 따른 바람직한 일 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 6은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1 및 2를 참조하면, 셀영역(C) 및 주변회로영역(P)이 정의된 반도체 기판(100)의 소정 부분에 소자의 활성영역 및 필드영역을 한정하는 소자분리막(110)을 형성한다. 1 and 2, an isolation layer 110 defining an active region and a field region of an element is formed in a predetermined portion of the semiconductor substrate 100 in which the cell region C and the peripheral circuit region P are defined. .                     

이때, 상기 소자분리막(110)은 상기 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연물질을 채우므로써 형성된다. 여기서, 상기 소자분리막(110)은 얕은 트렌치 소자분리 공정(shallow trench isolation; STI 공정), LOCOS(local oxidation of silicon) 공정 등을 수행하여 형성한다.In this case, the device isolation layer 110 is formed by etching the semiconductor substrate 100 to a predetermined depth to form a trench, and filling the trench with an insulating material. The device isolation layer 110 is formed by performing a shallow trench isolation (STI) process, a local oxidation of silicon (LOCOS) process, or the like.

이어, 상기 기판(100) 상에 제1 게이트 산화막(120)을 증착한다. 상기 제1 게이트 산화막(120)은 ISSG(insitu steam generation)방법 또는 건식 산화(dry oxidation)공정에 의한 급속열처리(rapid thermal annealing)방법으로 형성되고 SiO2막을 사용하여 형성한다. Subsequently, a first gate oxide layer 120 is deposited on the substrate 100. The first gate oxide film 120 is formed by an insitu steam generation (ISSG) method or a rapid thermal annealing method by a dry oxidation process and is formed using a SiO 2 film.

상기 제1 게이트 산화막(120) 표면에 플라즈마 질화처리를 수행한다. 그리하여, 상기 제1 게이트 산화막(120) 상부면은 질화막(140)으로 전환된다.Plasma nitridation is performed on the surface of the first gate oxide layer 120. Thus, the upper surface of the first gate oxide film 120 is converted to the nitride film 140.

상기 플라즈마 질화처리는 10mtorr∼30mtorr의 진공도를 유지한 상태에서 상기 반도체 기판(100)을 0℃∼500℃로 유지시키며, N2(10sccm∼500sccm)의 분위기가스를 주입시키고 100W∼1000W의 RF 소스 파워를 인가하면서 5초∼300초 동안 수행한다. 이때, 상기 플라즈마 질화처리는 NH3 , N2O 및 NO 중에서 선택되는 질소를 포함하는 기체, O2 ,O3 및 H2O 중에서 선택되는 산소를 포함하는 기체, 할로겐 원소를 포함하는 기체 중에서 선택되는 하나의 가스 또는 상기 가스들을 혼합한 가스를 분위기 가스로 사용한다.The plasma nitridation treatment maintains the semiconductor substrate 100 at 0 ° C. to 500 ° C. while maintaining a vacuum degree of 10 mtorr to 30 mtorr, injects an atmosphere gas of N 2 (10 sccm to 500 sccm), and generates an RF source of 100 W to 1000 W. Performing for 5 to 300 seconds while applying power. In this case, the plasma nitridation treatment is selected from a gas containing nitrogen selected from NH 3 , N 2 O and NO, a gas containing oxygen selected from O 2 , O 3 and H 2 O, and a gas containing halogen element. One gas or a mixture of these gases is used as the atmosphere gas.

그리고, 상기 할로겐원소를 포함하는 기체는 F를 포함하는 기체, Cl를 포함 하는 기체, Br을 포함하는 기체 및 I2 기체 중에서 하나를 선택한다.In addition, the gas containing a halogen element is selected from a gas containing F, a gas containing Cl, a gas containing Br and I 2 gas.

상기 F를 포함하는 기체의 예로는 CF4, CHF3, C2F6, BF2 , F2, NF3, SF6 등을 들 수 있고, 상기 Cl를 포함하는 기체의 예로는 Cl2 및 BCl3 등을 들 수 있으며, 상기 Br을 포함하는 기체의 예로는 HBr, Br2 등을 들 수 있다.Examples of the gas containing F include CF 4 , CHF 3 , C 2 F 6 , BF 2 , F 2 , NF 3 , SF 6 , and the like. Examples of the gas containing Cl include Cl 2 and BCl. 3 and the like, examples of the gas containing Br include HBr, Br 2 and the like.

여기서, 불소(F) 계열의 분위기 가스에서 플라즈마 질화처리를 할 경우, 불소에 의한 상기 제1 게이트 산화막(120)의 강도(Intergrity) 향상 및 핫캐리어 특성 향상의 효과도 동시에 얻을 수 있다.In the case where the plasma nitridation treatment is performed in a fluorine (F) -based atmosphere gas, the effect of improving the intensity and the hot carrier characteristics of the first gate oxide film 120 by fluorine may be simultaneously obtained.

상기 플라즈마 질화처리는 디커플드 플라즈마 질화처리(DPN ; decoupled plasma nitridation)로 수행하는 것이 바람직하다.The plasma nitridation treatment is preferably performed by decoupled plasma nitridation (DPN).

한편, 상기 플라즈마 질화처리을 수행한 이후에, N2, Ar 또는 진공 분위기에서 100℃∼900℃ 온도로 1분∼30분 동안 열처리하는 단계를 수행할 수도 있다.On the other hand, after performing the plasma nitridation treatment, the step of heat treatment for 1 to 30 minutes at 100 ℃ to 900 ℃ temperature in N 2 , Ar or vacuum atmosphere may be performed.

도 3을 참조하면, 상기 셀영역(C)의 기판(100) 표면을 노출시키고 상기 주변회로영역(P)의 기판(100) 상에만 상기 질화막(140) 및 제1 게이트 산화막(120)이 형성되도록 상기 주변회로영역(P)의 기판(100) 상에 형성된 질화막(140) 상에 포토레지스트 패턴(150a)을 형성한다. 상기 포토레지스트 패턴(150a)을 식각마스크로 사용하여 상기 셀영역(C)의 기판(100) 상에 형성된 상기 질화막(140) 및 제1 게이트 산화막(120)을 습식식각하여 제거한다. 이후, 상기 포토레지스트 패턴(150a)을 통상의 에싱 스트립 공정에 의해 제거한다. Referring to FIG. 3, the nitride layer 140 and the first gate oxide layer 120 are formed only on the substrate 100 of the peripheral circuit region P while exposing a surface of the substrate 100 of the cell region C. The photoresist pattern 150a is formed on the nitride film 140 formed on the substrate 100 of the peripheral circuit region P. The nitride layer 140 and the first gate oxide layer 120 formed on the substrate 100 of the cell region C are wet-etched using the photoresist pattern 150a as an etching mask. Thereafter, the photoresist pattern 150a is removed by a conventional ashing strip process.                     

여기서, 상기 질화막(140)은 후속공정으로 형성되는 게이트 구조물(200)의 도전막 패턴(170a)이 함유하고 있는 보론(boron)과 같은 도펀트(dopant)가 상기 기판(100)으로 침투하는 것을 방지한다.Here, the nitride layer 140 prevents a dopant such as boron contained in the conductive layer pattern 170a of the gate structure 200 formed in a subsequent process from penetrating into the substrate 100. do.

상기와 같이, 셀영역(C)의 기판(100) 상에 형성된 질화막(140)을 제거하는 것은, 상기 질화막(140)의 질화물계 물질이 문턱전압의 감소를 발생시키므로, 상기 주변회로영역(P)보다 상대적으로 문턱전압이 높은 상기 셀영역(C)의 문턱전압의 감소를 방지하기 위함이다.As described above, removing the nitride film 140 formed on the substrate 100 of the cell region C may reduce the threshold voltage of the nitride based material of the nitride film 140. This is to prevent a decrease in the threshold voltage of the cell region C, which is higher than the threshold voltage.

도 4를 참조하면, 상기 셀영역(C)의 기판(100) 상에 제2 게이트 산화막(160)을 증착한다. 상기 제2 게이트 산화막(160)에 증착되는 물질 및 증착 방법은 상기 제1 게이트 산화막(120)에 증착되는 물질 및 증착 방법 동일하다. 여기서, 상기 제2 게이트 산화막(160)은 열산화 공정을 수행하여 형성하며, 상기 질화막(140)의 상부면보다 더 높게 형성되도록 증착 두께를 조절한다. 즉, 상기 셀영역(C)의 기판(100) 상에 형성되는 제2 게이트 산화막(160)은 상기 주변회로영역(P)의 기판(100) 상에 형성되는 제1 게이트 산화막(120) 및 질화막(140)의 총 두께보다 2~10Å 이상 두껍게 형성하는 것이 바람직하다.Referring to FIG. 4, a second gate oxide layer 160 is deposited on the substrate 100 of the cell region C. The material and the deposition method deposited on the second gate oxide layer 160 are the same as the material and the deposition method deposited on the first gate oxide layer 120. Here, the second gate oxide layer 160 is formed by performing a thermal oxidation process, and the deposition thickness is adjusted to be higher than the upper surface of the nitride layer 140. In other words, the second gate oxide layer 160 formed on the substrate 100 of the cell region C may include the first gate oxide layer 120 and the nitride layer formed on the substrate 100 of the peripheral circuit region P. FIG. It is preferable to form 2-10 micrometers or more thicker than the total thickness of 140.

이와 같이, 상기 제2 게이트 산화막(160)을 두껍게 형성하는 것은, 상기 셀영역(C)은 상기 주변회로영역(P)에 비해 문턱전압(Vt)이 +0.4~+0.5V 정도 높은 값을 갖고 상기 제2 게이트 산화막(160)의 두께를 조절하여 문턱전압을 조절할 수 있으므로, 상기 제2 게이트 산화막(160)을 두껍게 형성하여 상기 셀영역(C)의 문턱전압을 상기 주변회로영역(P)의 문턱전압에 비해 상대적으로 높게 하기 위함이다. As such, the thickening of the second gate oxide layer 160 may have a threshold voltage Vt of about +0.4 to + 0.5V higher than that of the peripheral circuit region P in the cell region C. Since the threshold voltage may be adjusted by adjusting the thickness of the second gate oxide layer 160, the second gate oxide layer 160 may be formed thicker to form the threshold voltage of the cell region C in the peripheral circuit region P. FIG. This is to make it relatively higher than the threshold voltage.                     

따라서, 상기 제2 게이트 산화막(160)을 두껍게 형성하여 문턱전압을 증가시키므로, 상기 셀영역(C)의 문턱전압을 높이기 위하여 채널에 이온주입을 과도하게 실시하는 것을 배제할 수 있다.Accordingly, since the second gate oxide layer 160 is formed thicker to increase the threshold voltage, excessive ion implantation into the channel may be prevented to increase the threshold voltage of the cell region C.

도 5를 참조하면, 상기 제2 게이트 산화막(160) 및 질화막(140) 상에 도전막(170)을 증착한다. 상기 도전막(170)은 도프트 폴리실리콘막(미도시) 및 금속물질막(미도시)을 차례로 증착하여 형성한다. 상기 금속물질막의 예로는 질화금속막, 실리사이드막, 텅스텐막 등의 단일막 또는 상기 막들이 적층된 복합막으로 형성될 수 있다.Referring to FIG. 5, a conductive film 170 is deposited on the second gate oxide film 160 and the nitride film 140. The conductive layer 170 is formed by sequentially depositing a doped polysilicon layer (not shown) and a metal material layer (not shown). Examples of the metal material film may include a single film such as a metal nitride film, a silicide film, a tungsten film, or a composite film in which the films are stacked.

상기 도프트 폴리실리콘막은 n+ 또는 p+ 폴리실리콘을 증착하여 형성한다. 상기 금속물질막 중 질화금속막의 예로는 TiN막, TaN막, WN막, TiSiN막, TiAlN막, TiBN막, ZrSiN막, ZrAlN막, MoSiN막, MoAlN막, RuTiN막, RuTaN막, IrTiN막, TaSiN막, TaAlN막 등을 들 수 있다. 그리고, 실리사이드막의 예로는 WSi막, CoSi막, TiSi막, MoSi막, TaSi막, NbSi막 등을 들 수 있다.The doped polysilicon film is formed by depositing n + or p + polysilicon. Examples of the metal nitride film among the metal material films include TiN film, TaN film, WN film, TiSiN film, TiAlN film, TiBN film, ZrSiN film, ZrAlN film, MoSiN film, MoAlN film, RuTiN film, RuTaN film, IrTiN film, TaSiN film. A film, a TaAlN film, etc. are mentioned. Examples of the silicide film include a WSi film, a CoSi film, a TiSi film, a MoSi film, a TaSi film, an NbSi film, and the like.

도 6을 참조하면, 상기 도전막(170) 상에 포토레지스트막(미도시)을 도포한다. 이어, 노광 및 현상 공정을 통해 상기 기판(100)에 형성된 소자분리막(110)을 노출시키도록 상기 기판(100)의 활성영역 상에 형성된 상기 도전막(170) 상에 포토레지스트 패턴(미도시)을 형성한다.Referring to FIG. 6, a photoresist film (not shown) is coated on the conductive film 170. Next, a photoresist pattern (not shown) on the conductive layer 170 formed on the active region of the substrate 100 to expose the device isolation layer 110 formed on the substrate 100 through an exposure and development process. To form.

상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 셀영역(C) 및 주변회로영역(P)에 형성된 상기 도전막(170), 제2 게이트 산화막(160), 질화막(140) 및 제1 게이트 산화막(120)을 부분적으로 식각한다. The conductive layer 170, the second gate oxide layer 160, the nitride layer 140, and the first gate oxide layer formed in the cell region C and the peripheral circuit region P are formed by using the photoresist pattern as an etching mask. Partially etch 120).                     

그리하여, 상기 셀영역(C)의 활성영역 상에 도전막 패턴(170a) 및 제2 게이트 산화막 패턴(160a)이 적층된 게이트 구조물(200)을 형성하고, 상기 주변회로영역(P)의 활성영역 상에 상기 도전막 패턴(170a), 질화막 패턴(140a) 및 제1 게이트 산화막 패턴(120a)이 적층된 게이트 구조물(200)을 형성한다.Thus, the gate structure 200 in which the conductive layer pattern 170a and the second gate oxide layer pattern 160a are stacked is formed on the active region of the cell region C, and the active region of the peripheral circuit region P is formed. A gate structure 200 in which the conductive layer pattern 170a, the nitride layer pattern 140a, and the first gate oxide layer pattern 120a are stacked is formed on the gate structure 200.

도시되지 않았지만, 상기 게이트 구조물(200)을 형성한 이후에, 상기 게이트 구조물(200) 하부 기판(100)에 불순물 이온을 주입하고, 상기 게이트 구조물(200) 측벽에 실리콘 질화막 등으로 스페이서를 형성한다.Although not shown, after the gate structure 200 is formed, impurity ions are implanted into the lower substrate 100 of the gate structure 200, and a spacer is formed on the sidewall of the gate structure 200 using a silicon nitride film or the like. .

상기에서와 같이 형성된 반도체 소자는 상기 주변회로영역(P)의 상기 게이트 구조물(200)에 플라즈마 질화처리에 의해 상기 질화막 패턴(140a)을 형성하여 상기 도전막 패턴(170a)에 함유된 도펀트(dopant)가 반도체 기판(100)으로 침투하는 것을 방지하므로 추가 열처리 공정을 생략할 수 있다.In the semiconductor device formed as described above, the nitride layer pattern 140a is formed in the gate structure 200 of the peripheral circuit region P by plasma nitridation to form a dopant contained in the conductive layer pattern 170a. ) May be prevented from penetrating into the semiconductor substrate 100, so that an additional heat treatment process may be omitted.

또한, 상기 셀영역(C)의 상기 게이트 구조물(200)에 제2 게이트 산화막 패턴(160a)을 형성하여 상기 셀영역(C)의 문턱전압을 높여주므로 문턱전압 조절을 위한 이온 주입을 생략할 수 있다.In addition, since the second gate oxide layer pattern 160a is formed in the gate structure 200 of the cell region C to increase the threshold voltage of the cell region C, ion implantation for adjusting the threshold voltage may be omitted. have.

상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 플라즈마 질화처리에 의해 주변회로영역의 상기 게이트 구조물에 상기 질화막 패턴을 형성하여, 상기 도전막 패턴의 p+ 다결정실리콘이 포함하고 있는 보론(boron)과 같은 도펀트(dopant)가 반도체 기판으로 침투하는 것을 방지므로써 반도체 소자의 채널 특성을 확보할 수 있는 효과가 있다. According to a preferred embodiment of the present invention as described above, by forming the nitride film pattern in the gate structure of the peripheral circuit region by plasma nitriding, the boron (boron) containing the p + polysilicon of the conductive film pattern and Since the same dopant is prevented from penetrating into the semiconductor substrate, it is possible to secure channel characteristics of the semiconductor device.                     

또한, 셀영역의 상기 게이트 구조물에 상기 제2 게이트 산화막 패턴을 두껍게 형성하여, 종래 문턱 전압 감소에 따른 이온주입 공정을 채널에 추가로 실시할 필요없이 셀영역의 문턱전압을 높여주므로 과도한 문턱전압 조절을 위한 이온주입을 생략할 수 있어 반도체소자의 전기적 특성을 증대시킬 수 있다.In addition, the second gate oxide layer pattern is formed thicker in the gate structure of the cell region, thereby increasing the threshold voltage of the cell region without additionally performing an ion implantation process according to the conventional threshold voltage reduction, thereby controlling excessive threshold voltage. Since ion implantation can be omitted, the electrical characteristics of the semiconductor device can be increased.

상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (4)

셀영역과 주변회로영역이 정의된 반도체 기판 상에 제1 게이트 산화막을 증착하는 단계;Depositing a first gate oxide film on a semiconductor substrate in which cell regions and peripheral circuit regions are defined; 상기 제1 게이트 산화막 표면에 플라즈마 질화처리를 수행하여 상기 제1 게이트 산화막 상부면을 질화막으로 전환하는 단계;Performing plasma nitridation on the surface of the first gate oxide layer to convert the upper surface of the first gate oxide layer into a nitride layer; 상기 셀영역 상에 형성된 상기 질화막 및 제1 게이트 산화막을 제거하는 단계; Removing the nitride film and the first gate oxide film formed on the cell region; 상기 셀영역 상에 제2 게이트 산화막을 증착하는 단계;Depositing a second gate oxide film on the cell region; 상기 셀영역 및 주변회로영역의 활성영역 상에 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.Forming a gate structure on the active region of the cell region and the peripheral circuit region. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,The method of claim 1, wherein the forming of the gate structure comprises: 상기 제2 게이트 산화막 및 질화막 상에 도전막을 증착하는 단계;Depositing a conductive film on the second gate oxide film and the nitride film; 상기 도전막, 질화막, 제1 게이트 산화막 및 제2 게이트 산화막을 부분적으로 식각하여 상기 셀영역 및 주변회로영역의 활성영역 상에 도전막 패턴, 질화막 패턴, 제1 게이트 산화막 패턴 및 제2 게이트 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.The conductive layer, the nitride layer, the first gate oxide layer, and the second gate oxide layer are partially etched to form a conductive layer pattern, a nitride layer pattern, a first gate oxide layer pattern, and a second gate oxide layer pattern on the active region of the cell region and the peripheral circuit region. A semiconductor device manufacturing method comprising the step of forming a. 제1항에 있어서, 상기 제2 게이트 산화막은 열산화 공정을 수행하여 형성하 는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 1, wherein the second gate oxide layer is formed by performing a thermal oxidation process. 제1항에 있어서, 상기 셀영역 상에 형성된 상기 제2 게이트 산화막은 상기 주변회로영역 상에 형성된 상기 질화막의 상부면보다 더 높게 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the second gate oxide layer formed on the cell region is formed higher than an upper surface of the nitride layer formed on the peripheral circuit region.
KR1020040059563A 2004-07-29 2004-07-29 Method for manufacturing a semiconductor device KR20060010949A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040059563A KR20060010949A (en) 2004-07-29 2004-07-29 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059563A KR20060010949A (en) 2004-07-29 2004-07-29 Method for manufacturing a semiconductor device

Publications (1)

Publication Number Publication Date
KR20060010949A true KR20060010949A (en) 2006-02-03

Family

ID=37121063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059563A KR20060010949A (en) 2004-07-29 2004-07-29 Method for manufacturing a semiconductor device

Country Status (1)

Country Link
KR (1) KR20060010949A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960765B2 (en) 2006-01-09 2011-06-14 Aptina Imaging Corporation Method and apparatus for providing an integrated circuit having p and n doped gates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960765B2 (en) 2006-01-09 2011-06-14 Aptina Imaging Corporation Method and apparatus for providing an integrated circuit having p and n doped gates

Similar Documents

Publication Publication Date Title
US7528042B2 (en) Method for fabricating semiconductor devices having dual gate oxide layer
US8390080B2 (en) Transistor with dopant-bearing metal in source and drain
US7018902B2 (en) Gate dielectric and method
JP5268829B2 (en) Semiconductor device
JP4093855B2 (en) Manufacturing method of semiconductor device
US7932152B2 (en) Method of forming a gate stack structure
JP2006518106A (en) Method for manufacturing a semiconductor device comprising a MOS transistor comprising a gate electrode formed in a stack of metal layers deposited on top of each other
JP2005079308A (en) Manufacturing method of semiconductor device
JPWO2004017418A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
JP4082280B2 (en) Semiconductor device and manufacturing method thereof
KR100703835B1 (en) Semiconductor device with dual polysilicon gate to prevent polysilicon depletion effect and method for manufacturing the same
KR20040108488A (en) Method for manufacturing of dram device
KR20060010949A (en) Method for manufacturing a semiconductor device
KR100603510B1 (en) Method for manufacturing a semiconductor device
KR100460069B1 (en) Method for forming gate in semiconductor device
KR100448234B1 (en) Method for fabricating semiconductor device with dual gate oxide
KR20030093713A (en) Method for forming dual gate oxide
KR20030050595A (en) Method of fabricating semiconductor device with dual gate oxide
KR101009350B1 (en) Method for doping in poly silicon and method for fabricating dual poly gate using the same
KR20030050680A (en) Method of fabricating semiconductor device with dual gate oxide
KR100995332B1 (en) Method of manufacturing a semiconductor device
US7537995B2 (en) Method for fabricating a dual poly gate in semiconductor device
KR100911103B1 (en) Method of manufacturing a semiconductor device
KR100779400B1 (en) Semiconductor device and method for fabricating the same
KR20030050681A (en) Method for fabricating dual gate oxide

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination