KR20060008440A - 데이터를 컨트롤 하기 위한 반도체 메모리 장치 - Google Patents

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KR20060008440A KR1020040056178A KR20040056178A KR20060008440A KR 20060008440 A KR20060008440 A KR 20060008440A KR 1020040056178 A KR1020040056178 A KR 1020040056178A KR 20040056178 A KR20040056178 A KR 20040056178A KR 20060008440 A KR20060008440 A KR 20060008440A
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Abstract

본 발명은 데이터를 컨트롤 하여 패스 또는 페일을 판정함과 동시에 데이터 노이즈 등을 테스트 하기 위한 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 복수개의 데이터 라인을 통하여 입력되는 데이터들을 비교하여 패스 또는 페일 신호를 발생시키는 비교기와; 제1클럭 신호에 응답하여 상기 비교기의 출력신호를 동위상으로 전달하고, 제2클럭 신호에 응답하여 상기 비교기의 출력신호를 위상반전하여 전달하는 데이터 래치를 구비함을 특징으로 한다.
데이터, 클럭신호, 데이터 래치, 비교기, 패스, 페일

Description

데이터를 컨트롤 하기 위한 반도체 메모리 장치{Semiconductor memory apparatus for data control}
도 1은 종래의 반도체메모리 장치의 블록도
도 2는 도 1의 데이터 래치의 적용예를 나타낸 회로도
도 3은 도 1의 동작 타이밍도
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도
도 5는 도 4의 데이터 래치의 적용예를 나타낸 회로도
도 6 내지 도 7은 도 4의 동작 타이밍도
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도
*도면의 주요 부분에 대한 부호의 설명*
110 : 제1비교기 112 : 제2비교기
116 : 제1데이터 래치 118 : 제2데이터 래치
120 : 제3데이터 래치 122 : 제4데이터 래치
124 : 제1출력버퍼 126 : 제2출력버퍼
128 : 제3출력버퍼 130 : 제4출력버퍼
CLK1 : 제1클럭신호 CLK2 : 제2클럭신호
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 데이터를 컨트롤하여 테스트를 행하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 특히, 디램(DRAM)은 제조후 모든 메모리 셀들을 테스트 하기 위하여 리드 및 라이트 동작 등의 테스트를 거치게 된다. 디램의 메모리 용량이 증가함에 따라 이러한 테스트에 소용되는 시간도 증가되게 되었다. 예를 들면, 64M 디램에 있어서, 모든 메모리 셀에 데이터 '0'을 라이트 하고 모든 메모리 셀로부터 데이터'0'을 리드하고, 모든 메모리 셀에 데이터'1'을 라이트 하고 모든 메모리 셀로부터 데이터 '1'을 리드하는 간단한 테스트 절차는 한번의 사이클 타임이 90ns 라고 할 경우에 약 24초 정도가 소요된다.
그러나, 반도체 메모리 장치의 집적도가 더욱더 증가되면 테스트 시간과 테스트 비용이 증가되는 데, 이를 줄이기 위하여 리드 데이터를 병렬로 테스트 하는 방법이 제안되었다. 상기 리드 데이터의 병렬 테스트 방법은 먼저 반도체 메모리 장치의 복수개(보통 2∼5개 정도) I/O(Input/Output) 라인들이 병합되어 그 중 하나 또는 두 개의 I/O 라인이 대표 I/O 라인으로 설정된 상태에서 외부 테스트 장비가 상기 대표 I/O 라인을 통해 소정 데이터("0" 또는 "1")를 라이트하여 병합된 복 수개의 I/O 라인들과 연결되는 메모리 셀들에 모두 동일한 데이터가 라이트되도록 한다. 그 후, 외부 테스트 장비가 반도체 메모리 장치에 리드 명령을 인가하면 반도체 메모리 장치가 동일한 데이터가 라이트된 메모리 셀들로부터 데이터를 리드하여 서로 비교하고, 상기 비교 결과 리드 데이터가 모두 동일하면 대표 I/O 라인을 통해 패스(pass) 신호(병합 데이터)를 출력하고, 리드 데이터 모두가 동일하지 않으면 상기 대표 I/O 라인을 통해 페일(fail) 신호를 출력한다. 결과적으로, 외부 테스트 장비는 반도체 메모리 장치의 대표 I/O 라인을 통해 패스 신호가 출력되면 해당 메모리 셀들이 양호하다고 판단하고, 대표 I/O 라인의 출력이 페일 신호이면 메모리 셀들이 불량이거나 메모리 셀들로의 라이트시 오류가 발생하였거나 리드 경로에 오류가 발생하였다고 판단할 수 있게 된다. 상기한 리드 데이터의 병렬 테스트 방법은 복수개의 데이터들을 동시에 테스트할 수 있도록 하므로 테스트 시간 및 비용의 감소를 가능하게 한다.
도 1은 종래의 반도체 메모리 장치의 블록도를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 제1 및 제2비교기(10,12), 제1 내지 제4데이터 래치(16,18,20,22) 및 제1 내지 제4출력버퍼(24,26,28,30)를 구비한다.
일반적인 동작모드에서는 상기 제1 및 제2비교기(10,12)는 동작되지 않고, 상기 제1 내지 제4데이터 래치(16,18,20,22) 및 상기 제1 내지 제4출력버퍼(24,26,28,30)를 포함하는 반도체 메모리 장치가 동작되어 일반적인 데이터 리드 동작이 행해진다. 즉, 동작모드에서는 데이터 라인을 통하여 입력되는 데이터 들 (D0,D1,D2,D3)이 제1 내지 제4데이터 래치(16,18,20,22) 및 상기 제1 내지 제4출력버퍼(24,26,28,30)를 통하여 데이터 값들(DQ0,DQ1,DQ2,DQ3)로 출력된다.
테스트 동작모드에서는 일반적인 동작모드와 달리 추가적으로 제1비교기(10) 및 제2비교기(12)를 사용하여 제1데이터 래치(16) 및 제3데이터 래치(20)만 동작되며 이에 따라 2개의 데이터 값(DQ0,DQ2) 만이 출력되게 된다.
상기 제1비교기(10)에서는 상기 제1데이터(D0) 및 제2데이터(D1)가 모두 패스 인경우에는 논리 '하이(High)' 신호를 출력하고, 적어도 하나 이상이 페일 인경우에는 논리 '로우(Low)' 신호를 출력한다. 또한, 상기 제2비교기(12)에서는 상기 제3데이터(D2) 및 제4데이터(D3)가 모두 패스 인 경우에는 논리 '하이(High)' 신호를 출력하고, 적어도 하나 이상이 페일 인경우에는 논리 '로우(Low)' 신호를 출력한다. 상기한 논리 신호들은 상기 제1데이터 래치(16) 및 제3데이터 래치(20)로 보내지고 상기 제1출력버퍼(24) 또는 제3 출력버퍼(28)를 통하여 데이터 값(DQ0,DQ2)으로 출력되어 테스트를 행하게 된다.
도 2는 상기 도 1의 제1 내지 제4데이터 래치의 구체 회로도가 나타나 있다.
상기 종래의 제1 내지 제4데이터 래치(16,18,20.22)는 복수개의 인버터들(I1,I2,I3,I4,I5,I6,I7), 클럭 신호(CLK)와 테스트 모드 인에이블 신호(M)을 입력으로 하는 낸드 회로(N1) 및 전송게이트 회로(G1)를 포함하여 도 2에 도시된 바와 같은 구성을 가지도록 구성된다.
상기 제1 내지 제4데이터 래치(16,18,20.22)는 인가되는 클럭신호(CLK)의 상승 에지(high going edge)에 응답하여 상기 제1 및 제2 비교기(10,12)의 출력신호 를 가변하도록 할 수 있으며, 인가되는 클럭신호의 상승 에지 및 하강 에지(low going edge)에 응답하여 가변하도록 할 수 있다.
도 3은 상기 도 1의 동작 타이밍도를 나타낸 것으로 인가되는 클럭에 대한 케이스 별 데이터 값의 변화를 나타낸 것이다.
도 3에 도시된 바와 같이, 외부 클럭신호(Ext.CLK)에 응답하는 상기 클럭신호(CLK)에 응답하여 출력되는 데이터 값들은 입력되는 데이터들이 모두 패스 인경우에는 논리 '하이'레벨의 데이터 값(DQ)이 출력된다(case1). 또한, 입력되는 데이터 들 중에서 적어도 하나 이상이 페일인 경우에는 논리 '로우'레벨의 데이터 값(DQ)이 출력된다(case2). 그리고, 시간의 경과에 따라 패스 또는 페일이 발생되는 경우가 있다(case3).
상기와 같은 종래의 종래의 반도체 메모리 장치의 경우에는 대다수의 경우에 데이터 값이 패스 인경우가 많기 때문에 도 3의 세 번째 케이스(case3)의 경우와 같이, 데이터 값(DQ)는 항상 논리 '하이'를 출력할 가능성이 많다.
따라서, 데이터 값(DQ)이 토글링(toggling) 함에 따른 데이터 값(DQ)의 노이즈(noise) 등을 테스트 하는 것이 불가능한 경우가 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 데이터를 컨트롤하기 위한 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 데이터의 테스트와 동시에 데이터 값의 노이즈 등을 테스트할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 데이터를 컨트롤 하기 위한 반도체 메모리 장치는, 복수개의 데이터 라인을 통하여 입력되는 데이터들을 비교하여 패스 또는 페일 신호를 발생시키는 비교기와; 제1클럭 신호에 응답하여 상기 비교기의 출력신호를 동위상으로 전달하고, 제2클럭 신호에 응답하여 상기 비교기의 출력신호를 위상반전하여 전달하는 데이터 래치를 구비함을 특징으로 한다.
상기 데이터 래치의 출력신호를 버퍼링하여 출력하는 출력버퍼회로를 추가로 구비할 수 있으며, 상기 비교기는 상기 데이터들이 동일한 데이터 값을 가지는 경우에는 패스 신호를 발생시키고, 적어도 하나 이상 서로 다른 데이터 값을 가지는 경우에는 페일 신호를 발생시킬 수 있다. 또한, 상기 제1클럭신호는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생될 수 있으며, 상기 제1클럭신호는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호는 상기 외부클럭신호의 두 번째 상승에지에 응답하여 발생될 수 있다. 그리고, 상기 패스 신호는 논리 '하이' 레벨의 신호이며, 상기 페일 신호는 논리 '로우 ' 레벨의 신호일 수 있다.
상기한 장치적 구성에 따르면, 데이터의 패스 또는 페일을 테스트 함과 동시에 토글링에 의한 데이터 등의 노이즈를 테스트 하는 것이 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본발명의 일 실시예에 따른 반도체 메모리 장치의 블록도를 나타낸 것이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 내지 제2비교기(110,112), 제1 내지 제4데이터 래치(116,118,120,122) 및 제1 내지 제4출력버퍼(124,126,128,130)를 포함한다.
상기 제1비교기(110)는 입력되는 데이터(D0,D1)을 비교하여 데이터 값에 따른 패스 또는 페일 신호를 출력한다. 상기 제2비교기(112)는 입력되는 데이터(D2,D3)를 비교하여 데이터 값에 따른 패스 또는 페일 신호를 출력한다.
상기 비교기들(110,112)은 상기 데이터들(D0,D1,D2.D3)이 동일한 데이터 값을 가지는 경우에는 패스 신호를 발생시키고, 적어도 하나 이상 서로 다른 데이터 값을 가지는 경우에는 페일 신호를 발생시키도록 구성될 수 있다.
상기 제1데이터 래치(116)는 상기 제1비교기(110)의 출력신호를 제1클럭신호(CLK1)에 응답하여 동위상으로 출력하고, 제2클럭신호(CLK2)에 응답하여 상기 제1비교기(110)의 출력신호를 위상반전하여 출력한다.
상기 제3데이터 래치(120)는 상기 제2비교기(112)의 출력신호를 제1클럭신호(CLK1)에 응답하여 동위상으로 출력하고, 제2클럭신호(CLK2)에 응답하여 상기 제 2비교기(112)의 출력신호를 위상반전하여 출력한다.
상기 제1출력버퍼(124)는 상기 제1데이터 래치(116)의 출력신호를 버퍼링하여 데이터 값(DQ0)출력하고, 제3출력버퍼(128)는 상기 제3데이터 래치(120)의 출력신호를 버퍼링하여 데이터 값(DQ2)을 출력한다.
상기 제2데이터 래치(118), 제4데이터 래치(122), 제2출력버퍼(126) 및 제4출력버퍼(130)은 일반적인 동작모드에서 동작되기 위한 것으로 본발명의 경우에는 테스트 모드를 위한 구성이므로 이에 대한 설명은 생략한다.
상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생될 수 있으며, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생될 수 있다.
그리고, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 두 번째 상승에지에 응답하여 발생될 수 있다.
상기와 같은 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 우선, 일반적인 동작모드에서는 상기 제1 및 제2비교기(110,112)는 동작되지 않고, 상기 제1 내지 제4데이터 래치(116,118,120,122) 및 상기 제1 내지 제4출력버퍼(124,126,128,130)를 포함하는 반도체 메모리 장치가 동작되어 일반적인 데이터 리드 동작이 행해진다. 즉, 동작모드에서는 데이터 라인을 통하여 입력되는 데이터 들(D0,D1,D2,D3)이 제1 내지 제4데이터 래치(116,118,120,122) 및 상기 제1 내지 제4출력버퍼(124,126,128,130)를 통하여 데이터 값들(DQ0,DQ1,DQ2,DQ3)로 출력된 다.
테스트 동작모드에서는 일반적인 동작모드와 달리 추가적으로 제1비교기(110) 및 제2비교기(112)를 사용하여 제1데이터 래치(116) 및 제3데이터 래치(120)만 동작되며 이에 따라 2개의 데이터 값(DQ0,DQ2) 만이 출력되게 된다.
상기 제1비교기(110)에서는 상기 제1데이터(D0) 및 제2데이터(D1)가 모두 패스 인경우에는 논리 '하이(High)' 신호를 출력하고, 적어도 하나 이상이 페일 인경우에는 논리 '로우(Low)' 신호를 출력한다. 또한, 상기 제2비교기(112)에서는 상기 제3데이터(D2) 및 제4데이터(D3)가 모두 패스 인 경우에는 논리 '하이(High)' 신호를 출력하고, 적어도 하나 이상이 페일 인경우에는 논리 '로우(Low)' 신호를 출력한다. 상기한 논리 신호들은 상기 제1데이터 래치(116) 및 제3데이터 래치(120)로 보내진다.
상기 제1데이터 래치(116) 및 제3데이터 래치(120)에서는, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생되는 경우를 가정할 경우에, 상기 제1비교기(110) 및 제2비교기(112)의 출력이 논리 '하이' 이면, 제1클럭신호(CLK1) 발생시에는 논리 '하이'의 출력신호를 내보내고, 제2클럭신호(CLK2) 발생시에는 논리 '로우'의 출력신호를 내보내게 된다. 따라서 제1데이터 래치(116) 및 제3데이터 래치(120)의 출력신호는 논리 '하이'와 논리 '로우'를 토글링 하게 된다.
한편으로, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응 답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 두 번째 상승에지에 응답하여 발생되는 경우에는, 상기 제1비교기(110) 및 제2비교기(112)의 출력이 논리 '하이' 이면, 제1클럭신호(CLK1) 발생시에는 논리 '하이'의 출력신호를 내보내고, 제2클럭신호(CLK2) 발생시에는 논리 '로우'의 출력신호를 내보내게 된다. 따라서 제1데이터 래치(116) 및 제3데이터 래치(120)의 출력신호는 논리 '하이'와 논리 '로우'를 토글링 하게 된다.
상기 제1출력버퍼(124) 및 제3출력버퍼(128)에서는 상기 각각의 제1데이터 래치(116) 및 제3 데이터 래치(120)의 출력신호를 버퍼링하여 출력한다.
도 5는 상기 도 4의 데이터 래치의 구성의 일 예를 나타낸 회로도이다.
상기 제1 내지 제4데이터 래치(116,118,120,122)는 복수개의 인버터들(I101,I102,I103,I104,I105,I106,I107,I108), 제1클럭신호(CLK1)와 테스트모드 인에이블 신호(M)를 입력으로 하는 제1낸드회로(N101), 제2클럭신호(CLK2)와 테스트 모드 인에이블 신호(M)를 입력으로 하는 제2낸드히로(N102) 및 복수개의 전송게이트 회로(G101,G102)를 구비하여 도 5에 도시된 바와 같은 구성을 가질 수 있다.
상기 제1 내지 제4데이터 래치(116,118,120,122)에서는 입력되는 비교기의 출력신호를 제1클럭신호(CLK1)에 응답하여 동위상으로 출력하고, 제2클럭신호(CLK2)에 응답하여 상기 비교기의 출력신호를 위상반전하여 출력한다.
도 6은 상기 도 4의 동작 타이밍도를 나타낸 것으로 인가되는 클럭에 대한 케이스 별 데이터 값의 변화를 나타낸 것이다.
도 6에 도시된 바와 같이, 상기 제1클럭신호(CLK1)는 외부클럭신호(Ext.CLK) 의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호(Ext.CLK)의 두 번째 상승에지에 응답하여 발생된다.
출력되는 데이터 값(DQ)들은 입력되는 데이터들이 모두 패스 인경우에는 제1클럭신호에 응답하여 논리 '하이'를 유지하고, 제2클럭신호에 응답하여 논리 '로우'레벨을 유지하며 토글링 하게 됨을 알 수 있다(case 1). 또한, 입력되는 데이터 들에 의하여 패스와 페일이 반복되어 제1클럭신호(CLK1) 발생시에는 패스, 제2클럭신호(CLK2) 발생시에는 페일인 경우에는 항상 논리 '하이' 레벨을 유지하여 출력되며(case 2), 제1클럭신호(CLK1) 발생시에는 페일 제2클럭신호(CLK2) 발생시에는 패스인 경우에는 항상 논리 '로우' 레벨의 데이터 값(DQ)이 출력된다(case3).
도 7은 상기 도 4의 동작 타이밍도를 나타낸 것으로 인가되는 클럭에 대한 케이스 별 데이터 값의 변화를 나타낸 것이다.
도 7에 도시된 바와 같이, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생된다.
출력되는 데이터 값(DQ)들은 입력되는 데이터들이 모두 패스 인경우에는 제1클럭신호에 응답하여 논리 '하이'를 유지하고, 제2클럭신호에 응답하여 논리 '로우'레벨을 유지하며 토글링 하게 됨을 알 수 있다(case 1). 또한, 입력되는 데이터 들에 의하여 패스와 페일이 반복되어 제1클럭신호(CLK1) 발생시에는 패스, 제2클럭신호(CLK2) 발생시에는 페일인 경우에는 항상 논리 '하이' 레벨을 유지하여 출력되며(case 2), 제1클럭신호(CLK1) 발생시에는 페일 제2클럭신호(CLK2) 발생시에는 패 스인 경우에는 항상 논리 '로우' 레벨의 데이터 값(DQ)이 출력된다(case3).
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도를 나타낸 것이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제1 내지 제3비교기(110,112,114), 제1 내지 제4데이터 래치(116,118,120,122) 및 제1 내지 제4출력버퍼(124,126,128,130)를 포함한다.
상기 제1비교기(110)는 입력되는 데이터(D0,D1)을 비교하여 데이터 값에 따른 패스 또는 페일 신호를 출력한다. 상기 제2비교기(112)는 입력되는 데이터(D2,D3)를 비교하여 데이터 값에 따른 패스 또는 페일 신호를 출력한다. 상기 제3비교기(114)에서는 상기 제1비교기(110) 및 제2비교기(112)의 출력신호를 비교하여 이에 따른 출력신호를 출력한다.
상기 제1 및 제2비교기들(110,112)은 상기 데이터들(D0,D1,D2.D3)이 동일한 데이터 값을 가지는 경우에는 패스 신호를 발생시키고, 적어도 하나 이상 서로 다른 데이터 값을 가지는 경우에는 페일 신호를 발생시키도록 구성될 수 있다. 또한, 상기 제3비교기(114)는 상기 제1비교기(110)와 제2비교기(112)의 출력신호가 모두 패스인 경우에는 패스 신호를 출력하고, 상기 제1비교기(110)와 제2비교기(112)의 출력신호가 적어도 하나 이상 페일 신호를 가지는 경우에는 페일 신호를 출력한다.
상기 제1데이터 래치(116)는 상기 제3비교기(114)의 출력신호를 제1클럭신호(CLK1)에 응답하여 동위상으로 출력하고, 제2클럭신호(CLK2)에 응답하여 상기 제3비교기(114)의 출력신호를 위상반전하여 출력한다.
상기 제1출력버퍼(124)는 상기 제1데이터 래치(116)의 출력신호를 버퍼링하여 데이터 값(DQ0)출력한다.
상기 제2 내지 제4데이터 래치(118,120,122) 및 제2 내지 제4출력버퍼(126,128,130)는 일반적인 동작모드에서 동작되기 위한 것으로 본 발명의 경우에는 테스트 모드를 위한 구성이므로 이에 대한 설명은 생략한다.
상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생될 수 있으며, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생될 수 있다.
그리고, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 두 번째 상승에지에 응답하여 발생될 수 있다.
상기와 같은 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 우선, 일반적인 동작모드에서는 상기 제1 내지 제3비교기(110,112,114)는 동작되지 않고, 상기 제1 내지 제4데이터 래치(116,118,120,122) 및 상기 제1 내지 제4출력버퍼(124,126,128,130)를 포함하는 반도체 메모리 장치가 동작되어 일반적인 데이터 리드 동작이 행해진다. 즉, 동작모드에서는 데이터 라인을 통하여 입력되는 데이터 들(D0,D1,D2,D3)이 제1 내지 제4데이터 래치(116,118,120,122) 및 상기 제1 내지 제4출력버퍼(124,126,128,130)를 통하여 데이터 값들(DQ0,DQ1,DQ2,DQ3)로 출력된다.
테스트 동작모드에서는 일반적인 동작모드와 달리 추가적으로 제1비교기 (110), 제2비교기(112) 및 제3비교기(114)를 사용하여 제1데이터 래치(116)만 동작되며 이에 따라 1개의 데이터 값(DQ0) 만이 출력되게 된다.
상기 제1비교기(110)에서는 상기 제1데이터(D0) 및 제2데이터(D1)가 모두 패스 인경우에는 논리 '하이(High)' 신호를 출력하고, 적어도 하나 이상이 페일 인경우에는 논리 '로우(Low)' 신호를 출력한다. 또한, 상기 제2비교기(112)에서는 상기 제3데이터(D2) 및 제4데이터(D3)가 모두 패스 인 경우에는 논리 '하이(High)' 신호를 출력하고, 적어도 하나 이상이 페일 인경우에는 논리 '로우(Low)' 신호를 출력한다. 상기 제3비교기(114)에서는 상기 제1비교기(110)와 제2비교기(112)의 출력신호가 모두 논리 '하이'인 경우에는 논리 '하이'신호를 출력하고, 상기 제1비교기(110)와 제2비교기(112)의 출력신호가 적어도 하나 이상 논리 '로우' 신호를 가지는 경우에는 논리 '로우' 신호를 출력한다. 상기한 논리 신호들은 상기 제1데이터 래치(116)로 보내진다.
상기 제1데이터 래치(116)에서는, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생되는 경우를 가정할 경우에, 상기 제3비교기(114) 논리 '하이' 이면, 제1클럭신호(CLK1) 발생시에는 논리 '하이'의 출력신호를 내보내고, 제2클럭신호(CLK2) 발생시에는 논리 '로우'의 출력신호를 내보내게 된다. 따라서 제1데이터 래치(116)의 출력신호는 논리 '하이'와 논리 '로우'를 토글링 하게 된다.
한편으로, 상기 제1클럭신호(CLK1)는 외부클럭신호의 첫 번째 상승에지에 응 답하여 발생되고, 상기 제2클럭신호(CLK2)는 상기 외부클럭신호의 두 번째 상승에지에 응답하여 발생되는 경우에는, 상기 제3비교기(114)의 출력이 논리 '하이' 이면, 제1클럭신호(CLK1) 발생시에는 논리 '하이'의 출력신호를 내보내고, 제2클럭신호(CLK2) 발생시에는 논리 '로우'의 출력신호를 내보내게 된다. 따라서 제1데이터 래치(116)의 출력신호는 논리 '하이'와 논리 '로우'를 토글링 하게 된다.
상기 제1출력버퍼(124)에서는 상기 제1데이터 래치(116)의 출력신호를 버퍼링하여 출력한다.
상기와 같은 반도체 메모리 장치를 구성함에 의하여 데이터 값(DQ)이 토글링되도록 하여 데이터 값의 노이즈 등에 대한 테스트가 가능해진다
상기와 같은 반도체메모리 장치의 비교기는 입력되는 데이터들이 모두 패스 인 경우 논리 '로우'레벨을 출력하도록 할 수 있으며, 적어도 하나의 데이터가 페일인 경우에 논리 '하이'레벨의 신호를 출력하도록 할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 비교기, 데이터 래치 및 출력버퍼등의 회로 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면 데이터의 패스 또는 페일을 테스트 함과 동시에 데이터 값을 토글링함에 의하여 데이터 값의 노이즈 등을 테스트하는 것이 가능해진다.

Claims (6)

  1. 데이터를 컨트롤 하기 위한 반도체 메모리 장치에 있어서:
    복수개의 데이터 라인을 통하여 입력되는 데이터들을 비교하여 패스 또는 페일 신호를 발생시키는 비교기와;
    제1클럭 신호에 응답하여 상기 비교기의 출력신호를 동위상으로 전달하고, 제2클럭 신호에 응답하여 상기 비교기의 출력신호를 위상반전하여 전달하는 데이터 래치를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 래치의 출력신호를 버퍼링하여 출력하는 출력버퍼회로를 추가로 구비함을 구비함을 특징으로하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 비교기는 상기 데이터들이 동일한 데이터 값을 가지는 경우에는 패스 신호를 발생시키고, 적어도 하나 이상 서로 다른 데이터 값을 가지는 경우에는 페일 신호를 발생시킴을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1클럭신호는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호는 상기 외부클럭신호의 첫 번째 하강에지에 응답하여 발생됨을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1클럭신호는 외부클럭신호의 첫 번째 상승에지에 응답하여 발생되고, 상기 제2클럭신호는 상기 외부클럭신호의 두 번째 상승에지에 응답하여 발생됨을 특징으로 하는 반도체 메모리 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 패스 신호는 논리 '하이' 레벨의 신호이며, 상기 페일 신호는 논리 '로우 ' 레벨의 신호임을 특징으로 하는 반도체 메모리 장치.
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