KR20060007170A - 반도체 메모리 소자의 센스 증폭기 - Google Patents

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Abstract

양 전원라인과 접지 라인 사이에 접속되며 한 쌍의 비트 라인 전위를 래치하기 위한 래치를 포함하는 센스부; 상기 양전원 라인과 접지 라인을 등전위로 만들기 위한 등화 회로; 센싱 동작시 상기 래치의 양 전원라인에 양의 전압을 공급하기 위한 제 1 스위칭 소자; 센싱 스타트시 일정 시간 동안 상기 래치의 접지 라인을 적어도 하나의 음 전압원에 연결시키기 위한 제 2 스위칭 소자; 및 센싱 스타트 이후 상기 접지 라인을 접지 전위로 만들기 위한 제 3 스위칭 소자를 포함하는 반도체 소자의 센스 증폭기기 개시된다..
센스 증폭기

Description

반도체 메모리 소자의 센스 증폭기{Sense amplifier for semiconductor memory device}
도 1 은 종래 기술에 따른 반도체 메모리 소자의 센스 증폭기의 회로도이다.
도 2 는 도 1의 동작을 설명하기 위한 타이밍도이다.
도 3 은 본 발명의 제 1 실시예에 따른 반도체 소자의 센스 증폭기의 회로도이다.
도 4 는 본 발명의 제 2 실시예에 따른 반도체 소자의 센스 증폭기의 회로도이다.
도 5 는 본 발명의 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 센스부 20: 래치
30: 제어부
본 발명은 반도체 메모리 소자의 센스 증폭기에 관한 것으로, 특히 센스 증폭기에 구성된 래치의 저 전위 노드(SB)의 레벨을 특정 구간 동안 그라운드 레벨보 다 낮게 제어하여 센싱 특성을 개선한 반도체 메모리 소자의 센스 증폭기에 관한 것이다.
일반적으로 반도체 메모리 소자의 셀에 저장된 정보는 미세하므로 센스 증폭기에 의해 증폭된다. 도 1 은 종래 기술에 따른 반도체 메모리 소자의 센스 증폭기의 회로도이다.
비트라인 분리 신호(BISH)에 의해 트랜지스터(Q1 및 Q2)가 턴온되어 센스 증폭기가 상부 셀 블록(도시 안됨)에 연결되고, 비트라인 분리 신호(BISL)에 의해 트랜지스터(Q10 및 Q11)가 턴온되어 센스 증폭기가 하부 셀 블록(도시 안됨)에 연결된다. 비트라인 이퀄라이저 신호(BLEQ)에 따라 트랜지스터(Q3, Q4 및 Q5)가 턴온되어 비트라인과 상보 비트라인(BIT 및 /BIT)이 VBLP 전위로 프리차지됨과 동시에 트랜지스터(Q13, Q14 및 Q15)가 턴온되어 래치(20)의 RTO 및 SB 라인이 VBLP 전위로 프리차지된다. 선택된 워드라인에 연결된 셀의 전하가 비트라인 및 상보 비트라인(BIT 및 /BIT)으로 유입이 되고 제어 신호(SAP 및 SAN)가 하이 레벨이 되면 트랜지스터(Q12 및 Q16))가 턴온되어 RTO 라인은 코아 전압원(VCORE)에 연결되고 SB 라인은 VSSA 라인에 연결된다. 통상 VSSA 라인은 접지 전위(VSS)를 유지한다. 예를 들어 비트라인(BIT)전위가 상보 비트라인(/BIT) 전위보다 높으면 NMOS 트랜지스터(Q8)가 턴온되고 그로인하여 PMOS 트랜지스터(Q7)가 턴온된다. 따라서 비트라인(BIT)의 전위는 도 2의 라인(SA1)과 같이 상승되는 반면에 상보 비트라인(/BIT)의 전위는 도 2의 라인(SAB1)과 같이 하강하게 된다.
반대로, 상보 비트라인(/BIT)전위가 비트라인(BIT) 전위보다 높으면 NMOS 트 랜지스터(Q9)가 턴온되고 그로인하여 PMOS 트랜지스터(Q6)가 턴온된다. 따라서 상보 비트라인(/BIT)의 전위는 도 2의 라인(SA1)과 같이 상승되는 반면에 비트라인(BIT) 전위는 도 2의 라인(SAB1)과 같이 하강하게 된다. 이러한 동작에 의해 셀에 저장된 정보가 센싱된다.
한편, 센싱 스타트시 즉, 도 2의 SAOVDP 구간 동안 코아 전압원(VCORE)은 전원 전압원(VDD)과 쇼트된다. 그런데 이 구간 동안 도 2에 도시된 바와 같이 SB 라인의 전위가 접지 레벨로 빠르게 떨어지지 않고 센싱 구간 동안에 오히려 전위가 올라갔다가 다시 내려오는 양상을 보인다. 이는 래치(20)의 풀다운 NMOS 트랜지스터(Q8 및 Q9)를 늦게 동작하게 하여 결국 센싱 시간을 늦게 하는 문제점이 있다.
따라서 본 발명은 센싱 스타트시 SAOVDP 구간 동안 VSSA 라인을 접지 전위 보다 낮은 전원과 연결시켜 VSSA 라인의 전위가 빠르게 접지 레벨에 도달하게 함으로써 센싱 특성을 개선할 수 있는 반도체 메모리 소자의 센스 증폭기를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 센스 증폭기는 양 전원라인과 접지 라인 사이에 접속되며 한 쌍의 비트 라인 전위를 래치하기 위한 래치를 포함하는 센스부;
상기 양전원 라인과 접지 라인을 등전위로 만들기 위한 등화 회로;
센싱 동작시 상기 래치의 양 전원라인에 양의 전압을 공급하기 위한 제 1 스 위칭 소자;
센싱 스타트시 일정 시간 동안 상기 래치의 접지 라인을 적어도 하나의 음 전압원에 연결시키기 위한 제 2 스위칭 소자;
센싱 스타트 이후 상기 접지 라인을 접지 전위로 만들기 위한 제 3 스위칭 소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 센스 증폭기 회로도이다.
본 발명의 제 1 실시에는 센스부(10)와 제어부(30)로 구성된다. 센스부(10)의 구성은 종래 기술과 다르지 않다.
비트라인 분리 신호(BISH)에 의해 트랜지스터(Q1 및 Q2)가 턴온되어 센스 증폭기가 상부 셀 블록(도시 안됨)에 연결되고, 비트라인 분리 신호(BISL)에 의해 트랜지스터(Q10 및 Q11)가 턴온되어 센스 증폭기가 하부 셀 블록(도시 안됨)에 연결된다. 비트라인 이퀄라이저 신호(BLEQ)에 따라 트랜지스터(Q3, Q4 및 Q5)가 턴온되어 비트라인과 상보 비트라인(BIT 및 /BIT)이 VBLP 전위로 프리차지됨과 동시에 트랜지스터(Q13, Q14 및 Q15: 등화 회로)가 턴온되어 래치(20)의 RTO 및 SB 라인이 VBLP 전위로 프리차지된다. 선택된 워드라인에 연결된 셀의 전하가 비트라인 및 상보 비트라인(BIT 및 /BIT)으로 유입이 되고 제어 신호(SAP 및 SAN)가 하이 레벨이 됨과 동시에 신호(SAOVDP)가 하이 레벨이 된다. 제어 신호(SAP)에 의해 트랜지스터(Q12 및 Q16)가 턴온되어 RTO 라인은 코아 전압원(VCORE)에 연결된다. 신호(SAN 및 SAOVDP)에 의해 NMOS 트랜지스터(Q16 및 Q17)가 턴온되어 SB 라인은 VBBS 전원에 연결된다. 통상 VBBS 전원은 새로이 센싱시에 사용하기 위해 펌핑하여 만들어진 약 -1V의 네가티브 전원이다. SAOVDP 구간 이후에는 NMOS 트랜지스터(Q17)가 턴오프되고, 인버터(G1)의 출력에 의해 NMOS 트랜지스터(Q18)가 턴온되므로 SB 라인은 접지 전위(Vss)를 유지한다. 센싱 동작은 종래와 다르지 않다.
예를 들어 비트라인(BIT)전위가 상보 비트라인(/BIT) 전위보다 높으면 NMOS 트랜지스터(Q8)가 턴온되고 그로인하여 PMOS 트랜지스터(Q7)이 턴온된다. 따라서 비트라인(BIT)인의 전위는 도 5의 라인(SA1)과 같이 상승되는 반면에 상보 비트라인(/BIT)의 전위는 도 5의 라인(SAB1)과 같이 하강하게 된다.
반대로, 상보 비트라인(/BIT)전위가 비트라인(BIT) 전위보다 높으면 NMOS 트랜지스터(Q9)가 턴온되고 그로인하여 PMOS 트랜지스터(Q6)가 턴온된다. 따라서 상보 비트라인(/BIT)의 전위는 도 5의 라인(SA1)과 같이 상승되는 반면에 비트라인(BIT) 전위는 도 5의 라인(SAB1)과 같이 하강하게 된다. 이러한 동작에 의해 셀에 저장된 정보가 센싱된다.
도 5에 도시된 바와 같이 본 발명에 의하면 SB 라인의 전위가 요동 없이 종래보다 빠르게 접지 전위로 떨어진다.
도 4 는 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 센스 증폭기 회로도이다.
본 발명의 제 2 실시예는 센스부(10)와 제어부(40)로 구성된다. 센스부(10)의 구성은 제 1 실시예와 동일하다.
비트라인 분리 신호(BISH)에 의해 트랜지스터(Q1 및 Q2)가 턴온되어 센스 증폭기가 상부 셀 블록(도시 안됨)에 연결되고, 비트라인 분리 신호(BISL)에 의해 트랜지스터(Q10 및 Q11)가 턴온되어 센스 증폭기가 하부 셀 블록(도시 안됨)에 연결된다. 비트라인 이퀄라이저 신호(BLEQ)에 따라 트랜지스터(Q3, Q4 및 Q5)가 턴온되어 비트라인과 상보 비트라인(BIT 및 /BIT)이 VBLP 전위로 프리차지됨과 동시에 트랜지스터(Q13, Q14 및 Q15)가 턴온되어 래치(20)의 RTO 및 SB 라인이 VBLP 전위로 프리차지된다. 선택된 워드라인에 연결된 셀의 전하가 비트라인 및 상보 비트라인(BIT 및 /BIT)으로 유입이 되고 제어 신호(SAP 및 SAN)가 하이 레벨이 됨과 동시에 신호(SAOVDP)가 하이 레벨이 된다. 제어 신호(SAP)에 의해 트랜지스터(Q12 및 Q16)가 턴온되어 RTO 라인은 코아 전압원(VCORE)에 연결된다. 신호(SAN 및 SAOVDP)에 의해 NMOS 트랜지스터(Q16, Q20, Q21 및 Q22)가 턴온되어 SB 라인은 VBB, VBBW 및 VBBS 전원에 연결된다. 통상 VBBS 전원은 새로이 센싱시에 사용하기 위해 펌핑하여 만들어진 약 -1V의 네가티브 전원이다. VBB는 바디 바이어스로써 약 -0.7V의 네가티브 전원이고, VBBW는 네가티브 워드라인을 사용할 때 쓰이는 약 -0.4V의 네가티브 전윈이며, VSS는 셀 영역에 사용되는 접지 전원이다. SAOVDP 구간 이후에는 NMOS 트랜지스터(Q20, Q21, Q22)가 턴오프되고, 인버터(G2)의 출력에 의해 NMOS 트랜지스터(Q19)가 턴온되므로 SB 라인은 접지 전위(Vss)를 유지한다. 센싱 동작은 종래와 다르지 않다.
예를 들어 비트라인(BIT)전위가 상보 비트라인(/BIT) 전위보다 높으면 NMOS 트랜지스터(Q8)가 턴온되고 그로인하여 PMOS 트랜지스터(Q7)이 턴온된다. 따라서 비트라인(BIT)인의 전위는 도 5의 라인(SA1)과 같이 상승되는 반면에 상보 비트라인(/BIT)의 전위는 도 5의 라인(SAB1)과 같이 하강하게 된다.
반대로, 상보 비트라인(/BIT)전위가 비트라인(BIT) 전위보다 높으면 NMOS 트랜지스터(Q9)가 턴온되고 그로인하여 PMOS 트랜지스터(Q6)가 턴온된다. 따라서 상보 비트라인(/BIT)의 전위는 도 5의 라인(SA1)과 같이 상승되는 반면에 비트라인(BIT) 전위는 도 5의 라인(SAB1)과 같이 하강하게 된다. 이러한 동작에 의해 셀에 저장된 정보가 센싱된다.
본 발명의 제 2 실시예에서는 보다 안정적으로 SAOVDP 구간 동안 SB 라인을 접지 전위로 떨어트리기 위해 하나 이상의 네가티브 전원에 연결한 구조이다.
본 발명의 제 2 실시예도 도 5에 도시된 바와 같이 SB 라인의 전위가 요동 없이 종래보다 빠르게 접지 전위로 떨어짐을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 센스 증폭기에 구성된 래치의 VSSA 라인을 센싱 스타트시에 일정 시간 동안 네가티브 전원에 연결시킴으로써 SB 라인의 전위가 상승하는 것을 차단하여 센싱 타임을 줄일 수 있을 뿐 아니라 tRCD를 감소시켜 디램의 동작 속도를 향상시키는 효과가 있다.

Claims (5)

  1. 양 전원라인과 접지 라인 사이에 접속되며 한 쌍의 비트 라인 전위를 래치하기 위한 래치를 포함하는 센스부;
    상기 양전원 라인과 접지 라인을 등전위로 만들기 위한 등화 회로;
    센싱 동작시 상기 래치의 양 전원라인에 양의 전압을 공급하기 위한 제 1 스위칭 소자;
    센싱 스타트시 일정 시간 동안 상기 래치의 접지 라인을 적어도 하나의 음 전압원에 연결시키기 위한 제 2 스위칭 소자;
    센싱 스타트 이후 상기 접지 라인을 접지 전위로 만들기 위한 제 3 스위칭 소자를 포함하는 반도체 메모리 소자의 센스 증폭기.
  2. 제 1 항에 있어서,
    상기 제 2 스위칭 소자는 상기 제 3 스위칭 소자와 반대로 동작되는 반도체 메모리 소자의 센스 증폭기.
  3. 제 1 항에 있어서,
    상기 음 전압원은 셀에 가해지는 바디 바이어스, 네가티브 워드라인을 사용할 때 쓰이는 전원 및 새로이 센싱시에 사용하기 위해 펌핑하여 만들어진 네가티브 전원 중 어느 하나 인 반도체 메모리 소자의 센스 증폭기.
  4. 제 1 항에 있어서,
    상기 음전압원은 셀에 가해지는 바디 바이어스, 네가티브 워드라인을 사용할 때 쓰이는 전원 및 새로이 센싱시에 사용하기 위해 펌핑하여 만들어진 네가티브 전원이며 상기 제 2 스위칭 소자의 동작에 따라 병렬로 상기 접지 라인에 연결되는 반도체 메모리 소자의 센스 증폭기.
  5. 제 1 항에 있어서, 상기 제 2 스위칭 소자는 상기 양 전원라인에 공급되는 코아 전압과 전원 전압이 쇼트되는 구간 동안 턴온되는 반도체 메모리 소자의 센스 증폭기.
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