KR20060006225A - Method for manufacturing semiconductor devices - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 측벽 스페이서가 형성된 게이트 전극을 포함한 소정의 구조물이 형성된 기판 상에 Ti/TiN을 증착하고 제 1 급속열처리를 수행하여 C49상 Ti 실리사이드를 형성한 후, 제 2 급속열처리를 통해 C54상 Ti 실리사이드를 형성하기 전에 C49상 Ti 실리사이드의 외부가 아닌 내부에 소스/드레인 형성을 위한 불순물 소스를 주입함으로써 균일한 저항을 가지는 Ti 실리사이드를 형성할 뿐만 아니라 누설전류를 줄이고 얕은 접합을 가능하게 하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, Ti / TiN is deposited on a substrate on which a predetermined structure including a gate electrode having sidewall spacers is formed, and a first rapid thermal treatment is performed to form C49-phase Ti silicide. Then, before forming the C54 phase Ti silicide through the second rapid heat treatment, an impurity source for source / drain formation is injected into the C49 phase Ti silicide and not outside to form Ti silicide having uniform resistance. The present invention relates to a method for manufacturing a semiconductor device that reduces leakage current and enables shallow bonding to improve device characteristics.
Ti 실리사이드, 얕은 접합, 급속열처리(RTA)Ti silicide, shallow junction, rapid thermal treatment (RTA)
Description
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 단면도.1A to 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the prior art.
도 2a 및 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도.2A and 2E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 측벽 스페이서가 형성된 게이트 전극을 포함한 소정의 구조물이 형성된 기판 상에 Ti/TiN을 증착하여 C49상 Ti 실리사이드를 형성한 후 C54상 Ti 실리사이드를 형성하기 전에 C49상 Ti 실리사이드 내부에 불순물 소스를 주입하여 열처리함으로써 균일한 저항의 Ti 실리사이드, 적은 누설전류 및 얕은 접합을 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to form a C49 phase Ti silicide by depositing Ti / TiN on a substrate on which a predetermined structure including a gate electrode having sidewall spacers is formed to form a C54 phase Ti silicide. The present invention relates to a method for fabricating a semiconductor device which enables a uniform resistance of Ti silicide, low leakage current, and shallow junctions by injecting an impurity source into the C49 phase Ti silicide prior to formation and heat treatment.
근래에 컴퓨터와 같은 정보 매체의 급속한 발전에 따라 반도체 소자 제조 기 술도 비약적으로 발전하고 있다. 상기 반도체 소자는 집적도, 미세화, 동작속도 등을 향상시키는 방향으로 기술이 발전하고 있다.In recent years, with the rapid development of information media such as computers, semiconductor device manufacturing technology is also rapidly developing. The semiconductor device has been developed in the direction of improving the degree of integration, miniaturization, operating speed and the like.
얇은 다결정 실리콘과 얕은 확산영역의 면저항(Rs: Sheet Resistance)은 모두 10 ~ 20Ω/square 이하로 줄어들기 어렵기 때문에 상호접속 매개체로서의 유용성이 크게 줄어들게 된다. 상호접속 지연은 초대규모 집적회로(VLSI: Very Large-Scale Integration)의 속도를 제한하기 때문에 집적도가 향상되고 회로 크기가 줄어듬에 따라 이러한 상호접속을 향상시키기 위한 다양한 방법이 시도되고 있다.Sheet resistance (Rs) in both thin polycrystalline silicon and in shallow diffusions is less likely to drop below 10-20 Ω / square, greatly reducing the usefulness of the interconnect medium. Because interconnect latency limits the speed of very large-scale integration (VLSI), various methods have been attempted to improve this interconnect as integration increases and circuit size decreases.
면저항을 줄여 상호접속 지연을 방지하려는 방법 중에 실리사이드(Silicide)가 널리 사용되고 있다. 실리사이드는 금속과 실리콘이 반응하여 형성된 면저항이 작은 화합물을 일컫는 것으로서 다결정 실리콘 또는 확산영역에 금속을 증착한 후 열처리하여 실리사이드층을 형성한다. 티타늄(Ti), 코발트(Co), 텅스텐(W), 백금(Pt), 니켈(Ni), 팔라듐(Pd) 등의 여러 원소들이 현재 상호접속을 목적으로 실리사이드를 형성하는 데 사용되고 있다.Silicide is widely used as a method of reducing the sheet resistance to prevent interconnect delay. Silicide refers to a compound having a small sheet resistance formed by the reaction between metal and silicon. The silicide is formed by depositing a metal on polycrystalline silicon or a diffusion region and then performing heat treatment to form a silicide layer. Various elements such as titanium (Ti), cobalt (Co), tungsten (W), platinum (Pt), nickel (Ni) and palladium (Pd) are currently used to form silicides for interconnection purposes.
상기 금속 중에서도 Ti 실리사이드는 비저항이 특히 작기 때문에 많이 사용되고 있다. Ti 실리사이드에는 티타늄이 650℃ 이하의 온도 범위에서 이루어지는 제 1 급속열처리(RTA: Rapid Thermal Annealing) 공정에 의해 실리콘과 반응하여 형성되는 C49상 Ti 실리사이드와 700℃ 내지 900℃의 온도 범위에서 이루어지는 제 2 급속열처리 공정에 의해 형성되는 C54상 Ti 실리사이드가 존재한다. C49상 Ti 실리사이드는 비저항이 60μΩ-cm 내지 90μΩ-cm 정도로 높으며 C54상 Ti 실리사이드는 비저항이 20μΩ-cm 이하로 낮으며 온도 안정성이 우수하다.Among the above metals, Ti silicide is frequently used because the specific resistance is small. Ti silicide includes a C49 phase Ti silicide formed by reacting with silicon by a first rapid thermal annealing (RTA) process in which titanium is in a temperature range of 650 ° C. or lower, and a second in a temperature range of 700 ° C. to 900 ° C. There is a C54 phase Ti silicide formed by the rapid heat treatment process. The C49 phase Ti silicide has a high specific resistance of about 60 μΩ-cm to 90 μΩ-cm, and the C54 phase Ti silicide has a low specific resistance of 20 μΩ-cm or less and excellent temperature stability.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
먼저, 도 1a에 도시된 바와 같이, 소정의 공정을 거쳐 기판(100) 상에 소자 분리를 위한 STI(Shallow Trench Isolation, 102), 게이트 전극(104), 측벽 스페이서(Sidewall Spacer, 106) 및 게이트 절연막(108) 등을 포함하는 소정의 구조물을 형성한 후 이온 주입하여 소스/드레인(S/D, 110)을 형성한다.First, as shown in FIG. 1A, a shallow trench isolation (STI) 102, a
다음, 도 1b에 도시된 바와 같이, 상기 기판(100) 상부에 Ti(112)를 스퍼터링(Sputtering) 등의 박막 형성 방법으로 증착한다.Next, as shown in FIG. 1B, Ti 112 is deposited on the
다음, 도 1c에 도시된 바와 같이, 제 1 급속열처리를 통해 C49상 Ti 실리사이드를 형성하고 실리사이드가 형성되지 않은 영역의 Ti를 제거한다. 이후, 제 2 급속열처리를 통해 C49 Ti 실리사이드를 C54 Ti 실리사이드로 변화시켜 저항을 낮춘다.Next, as shown in FIG. 1C, a C49 phase Ti silicide is formed through the first rapid heat treatment, and Ti in the region where no silicide is formed is removed. Thereafter, the C49 Ti silicide is changed to C54 Ti silicide through the second rapid heat treatment to lower the resistance.
그러나 소자 선폭이 0.25㎛ 이하일 경우에는 C49상 Ti 실리사이드에서 C54상 Ti 실리사이드로 상변화하기 어렵다. 이는 C54상 Ti 실리사이드의 핵생성 사이트(nucleation site)가 좁은 선폭에서는 확보되지 않기 때문이다. 이러한 특성을 선폭효과(Line Width Effect)라 하는데 이를 해결하기 위해 SADS(Silicide As Diffusion Source)가 개발되어 사용되고 있다.However, when the device line width is 0.25 mu m or less, it is difficult to phase change from C49 phase Ti silicide to C54 phase Ti silicide. This is because the nucleation site of Ti silicide on C54 phase is not secured at a narrow line width. This property is called the Line Width Effect, and to solve this problem, a SADS (Silicide As Diffusion Source) has been developed and used.
SADS는 반도체 기판의 소정 부위에 C54상 Ti 실리사이드를 형성한 후 이온 주입하여 접합영역을 형성하는 방법이다. 그러나, C54상 Ti 실리사이드와 주입되는 인(P), 붕소(B), 비소(As)와 같은 불순물 이온이 반응하여 많은 반응물질이 C54상 Ti 실리사이드 내부에 형성되게 되어 접합영역의 계면특성이 저하되는 문제가 있다.SADS is a method of forming a junction region by forming C54 phase Ti silicide on a predetermined portion of a semiconductor substrate and ion implantation. However, C54 phase Ti silicide and impurity ions such as phosphorus (P), boron (B), and arsenic (As) react to form many reactants inside C54 phase Ti silicide, thereby degrading the interface characteristics of the junction region. There is a problem.
상기와 같은 문제를 해결하기 위해 대한민국 공개특허 제2002-0041879호는 C49상 Ti 실리사이드를 형성한 후 C54상 Ti 실리사이드를 형성하기 전에 불순물 이온을 주입하여 접합영역을 형성하는 방법을 개시하고 있다. In order to solve the above problems, Korean Patent Laid-Open Publication No. 2002-0041879 discloses a method of forming a junction region by implanting impurity ions after forming C49 phase Ti silicide and before forming C54 phase Ti silicide.
그러나 상기와 같은 방법은 Ti 실리사이드를 형성하기 위해 증착된 티타늄 표면에 산화막이 형성되어 저항의 불균일을 초래할 뿐만 아니라 이온 주입을 C49상 Ti 실리사이드의 내부가 아니라 최하단부보다 아래 쪽(기판 방향으로)에 형성함으로써 얕은 접합(Shallow Junction)을 형성하기 어려운 문제를 내포하고 있다.However, in the above method, an oxide film is formed on the surface of titanium deposited to form Ti silicide, resulting in nonuniformity of resistance, and ion implantation is formed below the bottom (in the direction of the substrate) rather than inside the C49 phase Ti silicide. This poses a problem that it is difficult to form a shallow junction.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, Ti 대신 Ti/TiN을 증착하고 제 1 급속열처리를 통해 C49상 Ti 실리사이드를 형성함으로써 균일한 저항의 Ti 실리사이드를 가능하게 하고, C54상 Ti 실리사이드를 형성하기 전에 C49상 Ti 실리사이드의 외부가 아닌 내부에 소스/드레인 형성을 위한 불순물 소스를 주입하고 제 2 급속열처리를 통해 C54상 Ti 실리사이드 형성과 동시에 불순물 소스를 확산시킴으로써 보다 얕은 접합을 가능하게 하는 반도체 소자의 제조 방법를 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, by depositing Ti / TiN instead of Ti and forming a C49-phase Ti silicide through the first rapid heat treatment to enable a Ti silicide of uniform resistance, Shallow junction by injecting an impurity source for source / drain formation into the non-outside of the C49 phase Ti silicide before forming the C54 phase Ti silicide and diffusing the impurity source simultaneously with the formation of the C54 phase Ti silicide through the second rapid heat treatment. It is an object of the present invention to provide a method for manufacturing a semiconductor device that enables.
본 발명의 상기 목적은 측벽 스페이서가 형성된 게이트 전극을 포함한 소정의 구조물이 형성된 기판 상에 Ti/TiN막을 증착하는 단계, 상기 Ti/TiN막이 증착된 기판을 제 1 급속열처리하여 C49상 Ti 실리사이드를 형성하는 단계, 상기 Ti/TiN막 중 실리사이드가 형성되지 않은 영역을 제거하는 단계, 상기 C49상 Ti 실리사이드 내부에 소스/드레인 형성을 위한 이온을 주입하는 단계 및 상기 기판을 제 2 급속열처리하여 C54상 Ti 실리사이드와 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 의해 달성된다.The above object of the present invention is to deposit a Ti / TiN film on a substrate on which a predetermined structure including a gate electrode having sidewall spacers is formed, and to form a C49-phase Ti silicide by first rapidly heat treating the substrate on which the Ti / TiN film is deposited. Removing a region in which the silicide is not formed in the Ti / TiN film; implanting ions for source / drain formation into the C49 phase Ti silicide; and performing a second rapid heat treatment of the substrate to form a C54 phase Ti It is achieved by a method for manufacturing a semiconductor device comprising the step of forming a junction region with the silicide.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도이다.2A to 2E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.
도 2a에 도시된 바와 같이, 소정의 공정을 거쳐 형성된 STI(202), 게이트 전극(204) 및 게이트 절연막(208) 등을 포함한 소정의 구조물이 형성된 기판(200) 상에 질화막 또는 산화막을 증착하고 식각하여 측벽 스페이서(206)를 형성한다. 상기 측벽 스페이서(206)는 화학기상증착(CVD: Chemical Vapor Deposition) 방법을 통해 형성하며 산화막으로는 TEOS(TetraEthyl Ortho-Silicate)를 전구체로 하는 SiO2가 바람직하고 질화막으로는 SiN이 바람직하다. 상기 측벽 스페이서(206) 형성을 위한 식각은 반응성 이온 식각(RIE: Reactive Ion Etching)이 바람직하다.As illustrated in FIG. 2A, a nitride film or an oxide film is deposited on a
다음, 도 2b에 도시된 바와 같이, 상기 스페이서가 형성된 기판(200)을 세정하고 스퍼터링 등의 박막 형성 방법에 의해 Ti와 TiN을 순차적으로 적층하여 Ti/TiN막(212)을 형성한다. Ti와 TiN의 두께는 모두 100Å 내지 500Å 정도로 형성하는 것이 바람직하다. 상기 TiN은 Ti의 산화를 억제하여 균일한 저항이 형성되도록 하는 역할을 한다.Next, as shown in FIG. 2B, the Ti / TiN
다음, 도 2c에 도시된 바와 같이, 제 1 급속열처리를 실시하여 C49상 Ti 실리사이드(212a)를 형성하고 Ti 실리사이드가 형성되지 않은 영역의 Ti/TiN막을 제거한다. Ti 실리사이드가 형성되지 않은 영역이란 STI와 같은 산화막 또는 질화막이 존재하는 영역을 말하며 이 영역의 Ti는 그 하부에 실리콘이 존재하지 않기 때문에 C49상 Ti 실리사이드가 형성되지 않는다. 상기 Ti/TiN막의 제거는 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)을 적절히 혼합한 용액으로 식각하는 것이 바람직하다. 상기 제 1 급속열처리는 N2 분위기, 700℃ 내지 800℃의 온도 범위에서 10초 내지 30초 동안 수행하는 것이 바람직하다. Next, as shown in FIG. 2C, the first rapid heat treatment is performed to form the C49
다음, 도 2d에 도시된 바와 같이, 상기 C49상 Ti 실리사이드(212a) 내부에 소스/드레인 형성을 위한 이온주입을 실시하여 도핑영역(214)을 형성한다. 상기 이온 주입을 위해서는, 먼저 기판 상에 제 1 포토레지스트(Photoresist)를 코팅한 후 패터닝하여 NMOS(Negative-channel Metal Oxide Semiconductor) 형성을 위한 영역을 노출시킨 후 비소(As) 이온을 10keV 내지 60keV의 에너지와 1015ions/cm2 내지 5 ×1015ions/cm2의 도즈(dose)량으로 주입한다. 다음, 상기 제 1 포토레지스트를 제거하고 제 2 포토레지스트를 코팅하고 패터닝하여 PMOS(Positive-channel MOS) 형성을 위한 영역을 노출시킨 후 붕소(P) 이온을 1keV 내지 30keV의 에너지와 1015ions/cm2 내지 5×1015ions/cm2의 도즈(dose)량으로 주입한다. 상기 이온 주입시 이온 주입되는 깊이를 상기 C49상 Ti-실리사이드(212a) 내부로 한정하는 것이 중요하며 이를 통해 보다 얕은 접합을 형성하고 누설전류(Leakage Current)를 줄일 수 있다.Next, as illustrated in FIG. 2D, ion implantation for source / drain formation is performed in the C49-
마지막으로, 도 2e에 도시된 바와 같이, 제 2 급속열처리 공정을 실시하여 C54상 Ti 실리사이드(212b)를 형성시킴과 동시에 도핑영역(214)에 주입된 불순물 이온을 기판(200) 쪽으로 확산시킴으로써 접합영역(216)을 형성한다. 상기 제 2 급속열처리는 C54상 Ti 실리사이드를 형성할 뿐만 아니라 이온 주입시 손상된 결정 구조를 회복시키는 역할도 하며 아울러 상기 접합영역(216)의 실리콘이 단결정으로 상변화하도록 하는 것이 바람직하다. 상기 제 2 급속열처리는 N2 분위기, 750℃ 내지 900℃의 온도 범위에서 20초 내지 90초 동안 수행하는 것이 바람직하다.Finally, as shown in FIG. 2E, a second rapid heat treatment process is performed to form C54-
이후, 일반적인 반도체 소자 제조 공정을 이용하여 CMOS(Complementary MOS)와 같은 반도체 소자를 완성한다.After that, a semiconductor device such as a CMOS (Complementary MOS) is completed by using a general semiconductor device manufacturing process.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 반도체 소자의 제조 방법은 Ti/TiN을 증착하여 C49상 Ti 실리사이드를 형성함으로써 보다 균일한 저항을 갖는 소자를 형성할 뿐만 아니라 C54상 Ti 실리사이드 형성 전에 C49상 Ti 실리사이드의 외부가 아닌 내부에 불순물 소스를 주입한 후 급속열처리하여 저저항의 C54상 Ti 실리사이드를 형성함과 동시에 불순물 소스를 확신시킴으로써 누설전류를 줄이고 보다 얕은 접합을 형성하여 반도체 소자의 특성을 향상시키는 효과가 있다.Therefore, the method of manufacturing a semiconductor device of the present invention forms a C49 phase Ti silicide by depositing Ti / TiN to form a device having a more uniform resistance, and is not external to the C49 phase Ti silicide before the C54 phase Ti silicide is formed. After implanting the impurity source into the inside, it is rapidly heat-treated to form a low-resistance C54 phase Ti silicide and convinced of the impurity source, thereby reducing leakage current and forming a shallower junction, thereby improving the characteristics of the semiconductor device.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055138A KR20060006225A (en) | 2004-07-15 | 2004-07-15 | Method for manufacturing semiconductor devices |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055138A KR20060006225A (en) | 2004-07-15 | 2004-07-15 | Method for manufacturing semiconductor devices |
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| KR20060006225A true KR20060006225A (en) | 2006-01-19 |
Family
ID=37117945
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| KR1020040055138A KR20060006225A (en) | 2004-07-15 | 2004-07-15 | Method for manufacturing semiconductor devices |
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| KR (1) | KR20060006225A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10559898B2 (en) | 2011-03-30 | 2020-02-11 | Ppc Broadband, Inc. | Connector producing a biasing force |
-
2004
- 2004-07-15 KR KR1020040055138A patent/KR20060006225A/en not_active Application Discontinuation
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