KR20060005715A - 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 2회의 몰딩 공정을 적용하여 와이어 쇼트(wire short)가 방지되도록 한 멀티 칩 패키지(Multi Chip Package)를 개시한다. 개시된 본 발명의 멀티 칩 패키지는, 다이패드와 인너리드 및 아우터리드로 구성되며 제1댐바와 제2댐바를 갖는 리드프레임; 상기 리드프레임의 다이패드 상,하부면 각각에 부착된 제1반도체 칩과 제2반도체 칩; 상기 제1반도체 칩의 본딩패드와 리드프레임의 인너리드 및 제2반도체 칩의 본딩패드와 리드프레임의 인너리드를 각각 전기적으로 연결하는 제1금속와이어와 제2금속와이어; 상기 제1 및 제2반도체 칩과 이에 와이어 본딩된 인너리드 부분을 포함한 제1 및 제2금속와이어를 밀봉하는 제1봉지제; 상기 제1봉지제의 상,하부면 각각에 부착된 제3반도체 칩과 제4반도체 칩; 상기 제3반도체 칩의 본딩패드와 리드프레임의 인너리드 및 제3반도체 칩과 리드프레임의 인너리드를 각각 전기적으로 연결하는 제3금속와이어와 제4금속와이어; 및 상기 제1봉지제를 포함한 제3 및 제4반도체 칩과 이에 와이어 본딩된 인너리드 부분을 포함한 제3 및 제4금속와이어를 밀봉하는 제2봉지제를 포함하는 것을 특징으로 한다.

Description

멀티 칩 패키지{Multi chip package}
도 1은 종래의 멀티 칩 패키지를 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 멀티 칩 패키지의 제작 과정을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 멀티 칩 패키지 21 : 리드프레임
22 : 다이패드 23 : 인너리드
24 : 아우터리드 25 : 접착제
26a,26b,26c,26d : 반도체 칩 27a,27b,27c,27d : 금속와이어
28a,28b : 봉지제 30a : 제1 댐바(Dam Bar)
30b : 제2댐바
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 2회의 몰딩 공정을 적용하여 와이어 쇼트(wire short)가 방지되도록 한 멀티 칩 패키지에 관한 것이다.
주지된 바와 같이, 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 그 예로, 패키지의 전체 크기에 대해서 반도체 칩의 크기가 80% 정도를 차지하는 칩 스케일 패키지(Chip Scale Package)가 제안되었다.
그러나, 상기 칩 스케일 패키지는 그 크기 감소를 통해 실장 가능한 패키지의 수를 증대시킬 수 있다는 잇점은 있지만, 전형적인 반도체 패키지와 마찬가지로 하나의 패키지내에 하나의 반도체 칩이 탑재되기 때문에 그 용량 증대에는 한계가 있고, 그래서, 대용량 시스템의 구현에 어려움이 있다.
따라서, 패키지의 크기 감소와 더불어 패키지의 용량 증대를 위해 하나의 패키지 내에 2∼3개의 반도체 칩을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 활발하게 진행되어 왔다.
여기서, 상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지 내에 탑재시켜 제작한 것으로, 두 개 이상의 반도체 칩들을 기판 상에 단순 나열하는 방식으로 패키징하여 제작할 수 있으며, 통상은 두 개 이상의 반도체 칩들을 적층하여 패키징하는 방법으로 제작한다.
이하에서는 멀티 칩 패키지의 일례를 첨부 도면을 참조하여 간략하게 설명하도록 한다.
도 1은 종래의 멀티 칩 패키지를 도시한 단면도로서, 도시된 바와 같이, 종래의 멀티 칩 패키지(10)는 다이패드(2)와 인너리드(3) 및 아우터리드(4)로 구성되는 리드프레임(1)의 상기 다이패드(2) 상,하부면 각각에 스페이서의 역할을 겸하는 접착제(25)를 매개로 두 개의 반도체 칩들(6a,6b,6c,6d)이 각각 적층되어 있고, 각 반도체 칩(6a,6b,6c,6d)의 본딩패드들(도시안됨)와 리드프레임(1)의 인너리드(3)가 금속와이어(7a,7b,7c,7d)로 연결되어 있으며, 상기 반도체 칩들(6a,6b,6c,6d) 및 금속와이어(7a,7b,7c,7d)와 인너리드(3)가 봉지제(8)로 밀봉되어 있고, 그리고, 상기 봉지제(8)의 외측으로 인출된 리드프레임(1)의 아우터리드(4)가 소정 형상으로 포밍(forming)되어 있는 구조이다.
그러나, 전술한 종래의 멀티 칩 패키지는 반도체 칩들을 단순 적층시킨 구조이므로 그 제작이 용이하다는 잇점은 있겠으나, 각 반도체 칩에 연결된 금속와이어들간의 층간 쇼트(이하, "와이어 쇼트"라 칭함)를 방지하기 위해서 칩과 칩 사이에 스페이서를 설치해야 한다는 부담이 있고, 특히, 상기 스페이서를 설치하더라도 와이어 쇼트의 발생을 방지함에 그 한계가 있다.
한편, 스페이서 설치를 생략하기 위해서는 서로 다른 크기의 칩들을 적층시켜야 하는 바, 적층될 칩의 선택에 제약이 있고, 이 또한 와이어 쇼트를 근본적으로 해결할 수 없다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 와이어 쇼트의 발생을 방지할 수 있는 멀티 칩 패키지를 제공함에 그 목적이 있다.
또한, 본 발명은 적층될 반도체 칩의 선택에 제약이 없는 멀티 칩 패키지를 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 다이패드와 인너리드 및 아우터리드로 구성되며 제1댐바와 제2댐바를 갖는 리드프레임; 상기 리드프레임의 다이패드 상,하부면 각각에 부착된 제1반도체 칩과 제2반도체 칩; 상기 제1반도체 칩의 본딩패드와 리드프레임의 인너리드 및 제2반도체 칩의 본딩패드와 리드프레임의 인너리드를 각각 전기적으로 연결하는 제1금속와이어와 제2금속와이어; 상기 제1 및 제2반도체 칩과 이에 와이어 본딩된 인너리드 부분을 포함한 제1 및 제2금속와이어를 밀봉하는 제1봉지제; 상기 제1봉지제의 상,하부면 각각에 부착된 제3반도체 칩과 제4반도체 칩; 상기 제3반도체 칩의 본딩패드와 리드프레임의 인너리드 및 제3반도체 칩과 리드프레임의 인너리드를 각각 전기적으로 연결하는 제3금속와이어와 제4금속와이어; 및 상기 제1봉지제를 포함한 제3 및 제4반도체 칩과 이에 와이어 본딩된 인너리드 부분을 포함한 제3 및 제4금속와이어를 밀봉하는 제2봉지제를 포함하는 멀티 칩 패키지를 제공한다.
여기서, 상기 리드프레임의 인너리드는 제1 내지 제4금속와이어와 연결되는 부분이 국부적으로 도금되거나, 또는, 전체적으로 도금된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2h는 본 발명에 따른 멀티 칩 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명에 따른 멀티 칩 패키지(20)는 2회의 몰딩 공정을 적용하여 와이어 쇼트(wire short)가 방지되도록 한 구조이다. 즉, 제1,2반도체 칩 (26a,26b) 및 이들과 와이어 본딩된 인너리드(23)를 포함한 공간적 영역이 제1봉지제(28a)로 밀봉되고, 그리고, 제3,4반도체 칩(26c,26d)이 상기 제1봉지제(28a)의 상,하부면 각각에 배치됨과 아울러 인너리드와 와이어 본딩되며, 전체적으로 제2봉지제(28b)로 밀봉된 구조이다.
보다 자세하게, 본 발명에 따른 멀티 칩 패키지(20)는 다이패드(22)와 인너리드(23) 및 아우터리드(24)로 구성되는 리드프레임(21)의 상기 다이패드(22)의 상,하부면 각각에 접착제(25)를 매개로 제1반도체 칩(26a)과 제2반도체 칩(26b)이 부착되고, 각 칩(26a,26b)의 본딩패드들(도시안됨)과 인너리드(23)가 각각 제1금속와이어(27a) 및 제2금속와이어(27b)에 의해 연결되며, 상기 제1,2반도체 칩(26a, 26b)과 이에 와이어 본딩된 인너리드 부분을 포함한 제1,2금속와이어(27a,27b)가 제1봉지제(28a)로 밀봉되고, 계속해서, 상기 제1봉지제(28a)의 상,하부면 각각에 제3반도체 칩(26c)과 제2반도체 칩(26d)이 접착제(25)를 매개로 부착되며, 상기 각 칩(26c,26d)의 본딩패드들과 제1봉지제(28a) 외측의 인너리드 부분이 제3금속와이어(27c) 및 제4금속와이어(27d)에 의해 연결되며, 상기 제1봉지제(28a)를 포함한 제3,4반도체 칩(26c,26d)과 이에 와이어 본딩된 인너리드 부분을 포함한 제3,4금속와이어(27c,27d)가 제2봉지제(28b)로 밀봉된 구조이다.
여기서, 상기 리드프레임(21)의 인너리드(23)는 상기 금속와이어(27a,27b, 27c,27d)와의 안정적인 전기적 접속을 위해 국부적으로 도금(plating) 처리되거나, 전체가 도금 처리된다.
이와 같은 구조를 갖는 본 발명에 따른 멀티 칩 패키지(20)는 제1반도체 칩 (26)과 제2반도체 칩(26b) 사이 및 제3반도체 칩(26c)과 제4반도체 칩(26d) 사이에 스페이서를 설치할 필요가 없으므로, 상기 스페이서 설치에 기인하는 공정상의 어려움 및 불량 발생을 근본적으로 해결할 수 있다.
또한, 본 발명의 멀티 칩 패키지(20)는 제1반도체 칩과 인너리드 및 제2반도체 칩과 인너리드간 와이어 본딩이 미러형으로 이루어지기 때문에 와이어 쇼트 발생은 거의 일어나지 않으며, 제3반도체 칩과 인너리드 및 제4반도체 칩과 인너리드간 와이어 본딩은 미러형일 뿐만 아니라, 제1봉지제 외측에서 이루어지는 것과 관련해서 와이어 쇼트는 절대 일어나지 않는다. 따라서, 와이어 쇼트 발생에 기인하는 제조수율 저하 및 신뢰성 저하 문제를 해결할 수 있다.
이하에서는 전술한 바와 같은 본 발명에 따른 멀티 칩 패키지의 제작 과정을 도 2a 내지 도 2h를 참조하여 설명하도록 한다.
도 2a를 참조하면, 다이패드(22)와 인너리드(23) 및 아우터리드(24)로 구성되는 리드프레임(21)을 마련한다. 이때, 상기 리드프레임(21)은 2회의 몰딩 공정이 안정적으로 수행될 수 있도록 댐바(Dam Bar : 30a,30b)를 2개의 위치에 설치한다.
이어서, 상기 리드프레임(21)의 다이패드(22) 상,하부면 각각에 접착제(25)를 매개로하여 제1반도체 칩(26a)과 제2반도체 칩(26b)을 부착한다. 여기서, 상기 제1 및 제2반도체 칩(26a,26b)은 본딩패드(도시안됨)가 칩 가장자리에 배열되는 에지패드형이 적용되지만, 본딩패드가 칩 중심부에 배열되는 센터패드형의 것도 적용 가능하다.
도 2b를 참조하면, 공지의 와이어 본딩 공정을 통해 제1반도체 칩(26a)의 본딩패드(도시안됨)와 리드프레임(21)의 인너리드(23)간을 제1금속와이어(27a)로 상호 연결한다. 그런다음, 마찬가지로 제2반도체 칩(26b)의 본딩패드(도시안됨)와 리드프레임(21)의 인너리드(23)간을 제2금속와이어(27b)로 상호 연결한다. 이때, 상기 제1반도체 칩(26a)과 인너리드(23)간을 연결하는 제1금속와이어(27a)와 상기 제2반도체 칩(26b)과 인너리드(23)간을 연결하는 제2금속와이어(27b)는 미러형으로 배치되기 때문에 이들간의 와이어 쇼트는 발생되지 않는다.
도 2c를 참조하면, 통상의 몰딩 공정을 통해 상기 제1,2반도체 칩(26a,26b)과 이에 와이어 본딩된 인너리드 부분을 포함한 제1,2금속와이어(27a,27b)를 제1봉지제(28a)로 밀봉한다.
도 2d를 참조하면, 리드프레임(21)에 대해 국부적으로 또는 전체적으로 도금 처리를 행한다. 그런다음, 1차 트림(Trim) 공정을 수행하여 외측에 배치된 제1댐바(30a)를 제거한다.
도 2e를 참조하면, 제1봉지제(28a)의 상,하부면 각각에 접착제(25)를 매개로하여 제3반도체 칩(26c)과 제4반도체 칩(26d)를 각각 부착한다.
도 2f를 참조하면, 앞서와 마찬가지로 공지의 와이어 본딩 공정을 통해 제3반도체 칩(26c)의 본딩패드(도시안됨)와 제1봉지제(28a)의 외측에 배치된 인너리드 부분을 제3금속와이어(27c)로 상호 연결하고, 연이어서, 제4반도체 칩(26d)의 본딩패드(도시안됨)와 제1봉지제(28a)의 외측에 배치된 인너리드 부분을 제4금속와이어 (27d)로 상호 연결한다. 이때, 제3금속와이어(27c)와 제4금속와이어(27d)는 미러형 으로 배치될 뿐만 아니라 그들(27c,27d) 사이에 제1봉지제(28a)가 개재된 것과 관련해서 상기 제3금속와이어(27c)와 제4금속와이어(27d)간 와이어 쇼트는 발생되지 않는다.
도 2g를 참조하면, 제1봉지제(28a)를 포함한 제3,4반도체 칩들(26c,26d)과 이에 와이어 본딩된 인너리드 부분을 포함한 제3,4금속와이어들(27c,27d)을 통상의 몰딩 공정을 통해 제2봉지제(28b)로 밀봉한다.
도 2h를 참조하면, 리드프레임(21)에 대해 국부적 또는 전체적인 도금 처리를 행한다. 그런다음, 상기 단계까지의 결과물에 대해 2차 트림 공정을 행하여 제2댐바(30b)를 제거하고, 이를 통해, 스트립(strip) 단위로 제작된 패키지들을 개별 패키지들로 분리시킨다. 그리고나서, 제2봉지제(28b)의 외측으로 인출된 아우터리드(24)를 외부회로, 즉, PCB(Printed Circuit Board)에의 실장이 용이하도록 임의의 형상으로 포밍(forming)하여 최종적으로 본 발명에 따른 멀티 칩 패키지(20)의 제작을 완성한다.
이상에서와 같이, 본 발명은 반도체 칩들 사이에 스페이서를 설치하지 않으므로, 상기 스페이서 설치에 기인하는 공정상의 어려움은 물론 불량 발생을 방지할 수 있다.
또한, 본 발명은 반도체 칩의 본딩패드와 인너리드간을 연결하는 금속와이어를 미러형으로 배치시키기 때문에 와이어 쇼트 발생을 방지할 수 있으며, 그래서, 제조수율을 향상시킬 수 있음은 물론 패키지의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (3)

  1. 다이패드와 인너리드 및 아우터리드로 구성되며 제1댐바와 제2댐바를 갖는 리드프레임;
    상기 리드프레임의 다이패드 상,하부면 각각에 부착된 제1반도체 칩과 제2반도체 칩;
    상기 제1반도체 칩의 본딩패드와 리드프레임의 인너리드 및 제2반도체 칩의 본딩패드와 리드프레임의 인너리드를 각각 전기적으로 연결하는 제1금속와이어와 제2금속와이어;
    상기 제1 및 제2반도체 칩과 이에 와이어 본딩된 인너리드 부분을 포함한 제1 및 제2금속와이어를 밀봉하는 제1봉지제;
    상기 제1봉지제의 상,하부면 각각에 부착된 제3반도체 칩과 제4반도체 칩;
    상기 제3반도체 칩의 본딩패드와 리드프레임의 인너리드 및 제3반도체 칩과 리드프레임의 인너리드를 각각 전기적으로 연결하는 제3금속와이어와 제4금속와이어; 및
    상기 제1봉지제를 포함한 제3 및 제4반도체 칩과 이에 와이어 본딩된 인너리드 부분을 포함한 제3 및 제4금속와이어를 밀봉하는 제2봉지제를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 리드프레임의 인너리드는 제1 내지 제4금속와이어와 연결되는 부분이 국부적으로 도금된 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1 항에 있어서, 상기 리드프레임의 인너리드는 전체적으로 도금된 것을 특징으로 하는 멀티 칩 패키지.
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