KR20060005516A - 3상 비엘디시 모터의 구동 회로 및 3상 비엘디시 모터시스템 - Google Patents

3상 비엘디시 모터의 구동 회로 및 3상 비엘디시 모터시스템 Download PDF

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KR20060005516A
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이영민
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페어차일드코리아반도체 주식회사
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Abstract

본 발명은 180°통전에서 3상 기준신호를 일정하게 유지시키는 비엘디시 모터 시스템 및 모터의 구동 회로에 관한 것이다.
본 발명에 따른 3상 비엘디시 모터의 구동 회로는 3상 기준신호를 생성함에 있어 홀 신호의 크기에 따라 3상 기준신호의 크기를 일정하게 유지시킨다. 홀 신호의 크기가 커지는 경우 피드백 회로에 의해 3상 기준신호의 크기에 관련된 파라미터를 줄이며, 홀 신호가 작아지는 경우 피드백 회로에 의해 3상 기준신호의 크기에 관련된 파라미터를 늘린다. 이와 같이 홀 신호의 크기가 변하더라도 일정한 3상 기준신호를 생성하며, 이 일정한 3상 기준신호에 대응하여 비엘디시 모터를 구동함으로써 소음을 제거할 수 있다.
비엘디시, 피드백, 3상 기준신호

Description

3상 비엘디시 모터의 구동 회로 및 3상 비엘디시 모터 시스템{DRIVING CIRCUIT AND SYSTEM OF THREE PHASE BLDC MOTOR}
도 1은 본 발명의 실시예에 따른 비엘디시 모터 및 모터 구동 회로를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 3상 기준신호 발생부의 대략적인 내부 블록을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 페이즈(phase) 변환부의 내부회로를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 곱셈 및 DC 성분 제거부의 내부회로를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 전파 정류하는 전파 정류부의 내부 회로를 나타내는 도면이다.
도 6의 (a)는 본 발명의 실시예에 따른 전파 정류부의 출력 파형이며, 도 6의 (b)는 본 발명의 실시예에 따른 평균신호 발생부의 출력 파형이다.
도 7은 본 발명의 실시예에 따른 피드백 회로부(225)의 내부 회로를 나타내는 도면이다.
본 발명은 3상 비엘디시 모터 시스템 및 모터의 구동 회로에 관한 것으로서, 특히 180°통전에서 기준신호를 일정하게 유지시키는 비엘디시 모터 시스템 및 모터의 구동 회로에 관한 것이다.
일반적인 3상 비엘디시(BLDC; BrushLess Direct Current) 모터는 고정자(stator) 측에 설치되어 있는 3상(3-phase)의 코일(U상, V상, W상)과 회전자(rotor)측에 착자되어 있는 영구 자석을 포함한다.
비엘디시 모터의 구동회로는 이와 같이 구성되어 있는 3상 비엘디시 모터의 고정차측의 코일의 각 상으로 전류를 흘러주며, 모터의 회전자는 구동회로로부터 공급되는 전류에 기초한 자계에 의해 회전한다. 모터의 회전자를 한쪽 방향으로 계속해서 회전시키기 의해서는 회전자의 위치(회전자의 자계의 세기)를 검출하고, 검출된 회전자의 위치에 따라 코일의 각 상에 흐르는 전류의 방향을 전환시키기 위한 스위칭 소자들을 순차적으로 온, 오프 시켜야 한다.
이때, 회전자(rotor)의 자계에 의해 형성되며 위상이 120°차이가 나는 3개의 신호를 통해 회전자의 정확한 위치를 알 수 있는데, 이러한 3개의 홀 신호는 홀(hall)센서나 홀 IC(integrated circuit) 등과 같은 홀 검출기를 의해 검출된다.
이러한 비엘디시 모터의 3상 코일에 흘려주는 전류의 방식으로 120°통전방식과 180°통전방식으로 분류된다. 통상 120°통전방식으로는 상이 변환할 때 소음이 일어나는 것으로 알려져 있으며, 이것을 방지하기 위해 180°통전을 해야만 소음을 줄일 수 있음은 널리 알려져 있다. 일반적으로 180°통전을 위한 비엘디시 모터는 180°통전을 위한 기준신호를 홀 검출기에서 출력되는 신호를 이용하여 만든다. 그러나, 홀 검출기가 고급 사양이 아닌 경우 홀 검출기의 출력 신호가 온도 등에 따라 변화하므로, 180°통전방식을 위한 일정한 기준신호를 만들기가 어렵다. 따라서, 고급 사양의 홀 검출기를 사용하지 않으면서 일정한 180°통전을 위한 기준신호를 만들어주는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것으로 180°통전을 위해 사용되는 기준신호를 일정하게 만들어주는 비엘디시 모터의 구동 회로를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 3상 비엘디시 모터의 구동회로는
3상 코일과, 회전자의 자계의 세기를 검출하는 제1, 제2 및 제3 검출기를 포함하는 3상 비엘디시 모터의 구동회로에 있어서,
상기 제1, 제2 및 제3 검출기로부터 출력되는 홀 신호를 이용하여 3상 기준신호를 생성하는 3상 기준신호 생성부; 및
상기 3상 기준신호 생성부로부터 출력되는 상기 3상 기준신호에 따라 상기 코일의 각 상에 흐르는 전류의 방향을 전환시키는 모터 구동부를 포함하며,
상기 3상 기준신호 생성부는,
상기 홀 신호의 페이즈를 변환하는 페이즈 변환부;
상기 페이즈 변환부에서 출력되는 신호에서 직류성분을 제거하며, 제1 신호에 비례하는 상기 3상 기준신호를 생성하는 곱셈 및 DC 성분 제거부; 및
상기 홀 신호의 크기에 따라 상기 제1 신호를 변경시켜 상기 곱셈 및 DC 성분 제거부에 전송하는 피드백 회로를 포함한다. 여기서, 상기 제1 신호는 전류이고, 상기 피드백 회로에 의해 상기 제1 전류는 상기 홀신호의 크기가 커지는 경우 작아지며 상기 홀신호의 크기가 작아지는 경우는 크짐으로써, 상기 3상 기준신호가 일정한 크기를 가지는 것을 특징으로 한다.
또한 곱셈 및 DC 성분 제거기는, 상기 페이즈 변환부에서 변환된 제1 전류신호를 임의의 배수만큼 복사하는 전류미러를 형성하는 제1 및 제2 트랜지스터; 상기 페이즈 변환부에서 변환된 제2 전류신호를 임의의 배수만큼 복사하는 전류미러를 형성하는 제3 및 제4 트랜지스터; 상기 페이즈 변환부에서 변환된 제3 전류신호를 임의의 배수만큼 복사하는 전류미러를 형성하는 제5 및 제6 트랜지스터; 상기 제2, 제4, 제6 트랜지스터의 컬렉터에 각각 연결되며 제1 전류 값을 가지는 제1 전류원; 및 상기 제2, 제4, 제6 트랜지스터의 에미터단자에 각각 연결되며 상기 제1 전류 값보다 3배 더 큰 제2 전류 값을 가지는 제2 전류원을 포함하며, 상기 제1 신호는 상기 제1 전류원 및 제2 전류원인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 3상 비엘디시 모터 시스템은
3상의 코일과, 회전자의 자계의 세기를 검출하는 제1, 제2 및 제3 검출기를 가지는 3상 비엘디시 모터; 및
상기 3상 비엘디시 모터의 회전을 제어하기 위한 모터 구동 회로를 포함하며,
상기 모터 구동 회로는, 상기 제1, 제2 및 제3 검출기로부터 출력되는 홀 신호를 이용하여 3상 기준신호를 생성하는 3상 기준신호 생성부와, 상기 3상 기준신호 생성부로부터 출력되는 상기 3상 기준신호에 따라 상기 코일의 각 상에 흐르는 전류의 방향을 전환시키는 모터 구동부를 포함하며,
상기 3상 기준신호 생성부는,
상기 홀 신호의 페이즈를 변환하는 페이즈 변환부;
상기 페이즈 변환부에서 출력되는 신호에서 직류성분을 제거하며, 제1 신호에 비례하는 상기 3상 기준신호를 생성하는 곱셈 및 DC 성분 제거부; 및
상기 홀 신호의 크기에 따라 상기 제1 신호를 변경시켜 상기 곱셈 및 DC 성분 제거부에 전송하는 피드백 회로를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 비엘디시 모터의 구동회로에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 비엘디시 모터(100) 및 모터 구동 회로(200)를 나타내는 도면이다. 도 1에서, 비엘디시 모터(100) 및 모터 구동 회로(200)는 본 발명의 실시예에 따른 비엘디시 모터 시스템을 구성한다.
도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 비엘디시 모터(100)는 고정자 측에 설치되어 있는 3상(3-phase)의 코일(130)(U상, V상, W상), 회전자(rotor)측에 설치되어 있는 영구 자석(120) 및 회전자의 자계의 세기(회전자의 위치)를 검출하는 3개의 홀 센서(110a, 110b, 110c)를 포함한다. 이하에서는 설명의 편의상 홀 센서를 홀 검출기의 예로서 설명한다.
도 1에서 각각의 홀 센서(110a, 110b, 110c)는 회전자의 자계의 세기(회전자의 위치)에 대응하며 위상이 180°차이가 나는 2개의 신호들(홀 신호쌍)(Hu+, Hu-; Hv+, Hv-; Hw+, Hw-)을 출력한다. 여기서, 각각의 홀 센서(110a, 110b, 110c)에서 출력되는 신호(Hu+, Hv+, Hw+)는 위상이 120°차이가 난다.
모터 구동 회로(200)는 홀 센서로부터 출력되는 신호를 수신하여 일정한 3상 기준신호를 생성하며, 생성된 일정한 3상 기준신호를 이용하여 3상의 코일(130)에 180°통전을 위한 전류를 공급하여 회전자(120)의 회전을 제어한다. 여기서, 도 1에 나타낸 바와 같이 본 발명의 실시예에 따른 모터 구동 회로(200)는 3상 기준신호 발생부(220) 및 모터 구동부(240)를 포함한다.
3상 기준신호 발생부(220)는 홀 센서로부터 출력되는 신호(Hu+, Hu-; Hv+ , Hv-; Hw+, Hw-)를 입력받아, 이에 대응하며 모터 구동부(460)를 제어하기 위한 3상 기준신호(isou, isov, isow)를 출력한다. 본 발명의 실시예에 따른 3상 기준신호 발생부(220)는 홀 센서로부터 출력되는 신호(Hu+, Hu-; Hv+, Hv- ; Hw+, Hw-)의 크기(amplitude)가 홀 센서의 온도 등에 의하여 변하여도 일정한 3상 기준신호(isou, isov, isow)를 생성하는데, 이에 대한 구체적 방법은 아래에서 설명한다. 여기서, 3상 기준신호(isou, isov, isow)는 홀 센서로부터 출력되는 신호(Hu+, Hu-; Hv +, Hv-; Hw+, Hw-)에 대응하여 생성되므로, 3상 기준신호(isou, isov, isow)에는 회전자의 자계의 세기(회전자의 위치)의 정보도 포함되어 있다.
모터 구동부(240)는 3상 기준신호 발생부(220)로부터 출력되는 3상 기준신호(isou, isov, isow)를 입력받으며, 이에 따라 코일의 각 상에 흐르는 전류의 방향을 전환시켜, 회전자가 한쪽 방향으로 계속 회전하도록 한다. 즉, 모터 구동부(240)는 3상 기준신호(isou, isov, isow)를 이용하여 3상의 코일(130)에 180°통전을 위한 전류를 공급하여 회전자(120)의 회전을 제어한다.
여기서, 3상의 코일(130)이 180°통전하기 위해서는 3상의 코일(130)의 각상의 전류 파형이 사인(sine)파가 형성되어야 하나, 만약 3상 기준신호 발생부(220)의 출력되는 3상 기준신호(isou, isov, isow)가 균일하지 못하면 정확한 사인(sine)파가 형성되지 않으므로, 본 발명의 실시예의 3상 기준신호 발생부(220)에서는 홀 센서(110a, 110b, 110c)의 출력신호(Hu+, Hu-; Hv+, Hv- ; Hw+, Hw-)의 크기가 변동하여도 일정한 3상 기준신호를 생성한다.
이하에서는 3상 기준신호 발생부(220)에서 일정한 크기(amplitude)를 가지는 3상 기준신호(isou, isov, isow)를 생성하는 방법에 대해서 구체적으로 알아본다.
도 2는 본 발명의 실시예에 따른 3상 기준신호 발생부(220)의 대략적인 내부 블록을 나타내는 도면이다.
도 2에 나타낸 바와 같이 본 발명의 실시예에 따른 3상 기준신호 발생부(220)는 페이즈(phase) 변환부(221), 곱셈 및 DC 성분 제거부(222), 전파 정류부(223), 평균신호 발생부(224) 및 피드백 회로부(225)를 포함한다. 여기서, 전파 정류부(223), 평균신호 발생부(224) 및 피드백 회로부(225)는 곱셈 및 DC 성분 제거부(222)에 피드백신호를 전송하기 위한 부분이므로, 전파정류부(223), 평균신호 발생부(224) 및 피드백 회로부(225)는 피드백 회로(도시하지 않았음)를 구성한다.
페이즈(phase) 변환부(221)는 홀 센서(100)로부터 홀 신호((Hu+, Hu-; Hv+ , Hv-; Hw+, Hw-)를 입력받아 비엘디시 모터(100)에 사용할 수 있도록 페이즈(phase)를 시프트(shift)시킨다.
도 3은 본 발명의 실시예에 따른 페이즈(phase) 변환부(221)의 내부회로를 나타내는 도면이다. 도 3에 나타낸 바와 같이 페이즈 변환부(221)는 다수의 트랜지스터(Q1 내지 Q12), 다수의 저항(R1 내지 R6), 정전압(Vcc), 정전류원(I1, I2, I3)을 포함한다. 각각의 트랜지스(Q1, Q2, Q5, Q6, Q9, Q10)의 베이스에는 각각 홀신호(Hw+, Hw-, Hv+, Hv-, Hu+, Hu- )가 입력되고, 각각의 트랜지스터(Q1, Q2, Q5, Q6, Q9, Q10)의 에미터에는 저항(R1, R2, R3, R4, R5, R6)이 연결된다. 트랜지스터(Q3, Q4), 트랜지스터(Q7, Q8) 및 트랜지스터(Q11, Q12)는 각각 전류미러(current mirror)를 형성하며, 트랜지스터(Q3, Q7, Q11)의 컬렉터가 각각 트랜지스터(Q1, Q5, Q9)의 컬렉터에 각각 연결된다. 또한, 트랜지스터(Q1)와 트랜지스터(Q10)의 컬렉터, 트랜지스터(Q2)와 트랜지스터(Q5)의 컬렉터, 트랜지스터(Q6)와 트랜지스터(Q9)의 컬렉터가 각각 서로 상호 연결되어 있다. 여기서, 페이즈(phase) 시프트(shift)된 신호(iso_u, iso_v, iso_w)는 각각 트랜지스터(Q12, Q8, Q4)의 컬렉터를 통해 흐르는 전류이다.
먼저, 홀 센서(100)로부터 출력되는 홀 신호(Hu+, Hu-; Hv+, Hv- ; Hw+, Hw-)를 DC 신호를 제거하고 Hu+를 a sinx라고 표시하면, 각각의 홀 신호는 아래의 수학식 1과 같이 된다. 여기서, 홀 신호(Hu+, Hu-; Hv+, Hv-; Hw +, Hw-)는 DC 신호를 포함할 수 있으나 수학식 1에서는 편의상 DC 신호를 제거한 것을 표시하였다. 이하에서는 편의상 홀 신호의 주파수(w)를 수학식 1과 같이 '1'로 가정하고 설명하며, 홀 신호의 주파수는 다른 주파수가 될 수 있음은 당연하다.
Figure 112004030887824-PAT00001
도 3을 참조하면 트랜지스터(Q11)와 트랜지스터(Q9)사이에 흐르는 전류(isou_u')는 트랜지스터(Q6)의 컬렉터를 통해 흐르는 전류와 트랜지스터(Q9)의 컬렉터를 통해 흐르는 전류의 합에 해당한다. 한편, 일반적으로 트랜지스터의 컬렉터(collector)에 흐르는 전류는 베이스(base)에 인가하는 전압에 비례하므로(즉, Ic=gm*Va), 트랜지스터(Q9)의 컬렉터를 통해 흐르는 전류는 gm*Hu+가 되고 트랜지스터(Q6)의 컬렉터를 통해 흐르는 전류는 gm*Hv-가 된다. 여기서 전류(iso_u')는 전류미러(Q11, Q12)에 의해 전류(iso_u)로 복사되므로 복사비가 1이라고 가정하면, 전류(isou_u)는 아래의 수학식 2가 된다.
Figure 112004030887824-PAT00002
여기서 수학식 2에서 a는 홀신호의 DC 성분을 나타낸다. 이와 같은 방법으로 전류(iso_v)와 전류(iso_w)를 구하면 각각 아래의 수학식 3과 수학식 4가 된다.
Figure 112004030887824-PAT00003
Figure 112004030887824-PAT00004
상기 수학식 2, 3 및 4와 수학식 1의 (1), (3) 및 (5)를 각각 비교하면 페이즈(phase)가 30°시프트(shift)됨을 알 수 있다. 즉, 도 3과 같은 페이즈 변환부(221)를 의해 홀신호(Hu+, Hu-; Hv+, Hv-; Hw+, Hw-)가 각각 페이즈(phase)가 시프트된 하나의 신호(iso_u, iso_v, iso_w)로 변환된다.
곱셈 및 DC 성분 제거부(222)는 피드백 회로부(225)에서 전송되는 신호(정확하게는 이 신호는 전류(I)로서 이는 전류(iso_u, iso_v, iso_w에 곱해짐)와 페이즈 변환부(221)에 의해 생성된 신호(iso_u, iso_v, iso_w)를 입력받으며, 이에 대응하여 일정한 크기(amplitude)와 DC 성분이 제거된 3상 기준신호(isou, isov, isow)를 생성하여 출력한다. 후술하는 바와 같이 곱셈 및 DC 성분 제거부(222)는 피드백되는 신호(I, 3I)가 적정하게 가변됨으로 인해, 홀신호의 크기(amplitude)에 관계없이 일정한 크기(amplitude)를 가지는 3상 기준신호(isou, isov, isow)를 생성하여 출력한다.
도 4는 본 발명의 실시예에 따른 곱셈 및 DC 성분 제거부(222)의 내부회로를 나타내는 도면이다.
도 4에 나타낸 바와 같이 본 발명의 실시예에 따른 곱셈 및 DC 성분 제거부 (222)는 제1 전류미러(Q13, Q18), 제2 전류미러(Q14, Q17), 제3 전류미러(Q15, Q16), 베이스와 컬렉터가 연결되어 다이오드를 형성하는 트랜지스터(Q19), 제1 전류원(I, I, I) 및 제2 전류원(3I)을 포함한다. 여기서, 제2 전류원(3I)의 전류값은 제1 전류원(I)의 전류값보다 3배 더 크게 설정한다. 트랜지스터(Q13, Q14, Q15)의 컬렉터에 각각 페이즈(phase) 변환부(221)의 출력신호(iso_u, iso_v, iso_w)가 연결되며 트랜지스터(Q13, Q14, Q15)의 에미터는 상호 연결되어 다이오드를 형성하는 트랜지스터(Q17)를 통해 접지에 연결된다. 트랜지스터(Q16, Q17, Q18)의 컬렉터는 각각 제1 전류원(I, I, I)에 연결되며, 트랜지스터(Q16, Q17, Q18)의 베이스는 상호 연결되어 제2 전류원(3I)을 통해 접지로 연결된다. 한편, 곱셈 및 DC 성분 제거부(222)의 출력신호인 3상 기준신호(isou, isov, isow)는 각각 제1 전류원(I, I, I)과 트랜지스터(Q16, Q17, Q18)의 컬렉터와의 접점에서 뽑아지는 신호이다.
트랜지스터(Q13, Q18), 트랜지스터(Q14, Q17) 및 트랜지스터(Q15, Q16)는 각각 전류미러를 형성하므로, 트랜지스터(Q16, Q17, Q18)의 컬렉터를 통해 흐르는 전류는 각각 페이즈(phase)변환부의 출력전류(iso_w, iso_v, iso_u)에 비례한다. 또한 트랜지스터(Q16, Q17, Q18) 각각의 베이스의 전류(Ibq16, Ibq17, Ibq18)는 각각의 컬렉터전류에 상수 배만큼 흐르므로 아래의 수학식 5와 같이 된다. 여기서, 비례하는 모든 값을 감안하여 계산한 것을 상수 k라고 가정한다.
Figure 112004030887824-PAT00005
상기 수학식 5에서
Figure 112004030887824-PAT00006
,
Figure 112004030887824-PAT00007
의 관계가 성립한다. 여기서, 트랜지스터(Q18, Q17, Q16)의 컬렉터를 통해 흐르는 전류(iu, iv, iw)는 각각 베이스전류에
Figure 112004030887824-PAT00008
배가 되므로 아래의 수학식 6이 된다. 여기서,
Figure 112004030887824-PAT00009
는 트랜지스터의 특성에서 베이스 전류에 대한 컬렉터 전류의 비를 나타내는 파라미터이다.
Figure 112004030887824-PAT00010
여기서,
Figure 112004030887824-PAT00011
는 거의 100에 가까운 값이므로 베이스 전류를 무시하면, 컬렉터 전류(iu, iv, iw)를 모두 합하면 3I의 관계가 성립한다. 그리고, 수학식 6에서 삼상전류의 특성상 상수를 제외한 나머지의 합은 0되므로 트랜지스터(Q18, Q17, Q16)의 컬렉터 전류(iu, iv, iw)의 합은 아래의 수학식 7이 된다.
Figure 112004030887824-PAT00012
수학식 7을 정리하면, 아래의 수학식 8의 관계가 성립한다.
Figure 112004030887824-PAT00013
수학식 8을 수학식 6의 전류(iu)에 대입하면 아래의 수학식 9의 관계가 성립한다.
Figure 112004030887824-PAT00014
여기서, 수학식 9를 이용하여 전류(isou)를 구하면, 전류(isou)는 전류(iu)에서 전류(I)를 뺀 값에 해당하므로 아래의 수학식 10이 된다.
여기서
Figure 112004030887824-PAT00016
의 관계가 성립한다. 이와 같은 방법으로 전류(isov, isow)를 구하면 아래의 수학식 11이 된다.
Figure 112004030887824-PAT00017
따라서, 곱셈 및 DC 성분 제거부(22)의 출력신호(isou, isov, isow)인 수학식 10, 11과 입력신호(iso_u, iso_v, iso_w)인 수학식 2, 3, 4를 비교해보면, 직류(DC) 성분은 제거되고 전류 I에 비례하는 전류로 변경되었음을 알 수 있다. 여기 서, 후술하는 바와 같이 전류 I의 크기를 가변시킴으로써, 수학식 1에 해당하는 홀신호(Hu+, Hu-; Hv+, Hv-; Hw+, Hw- )를 일정한 크기(amplitude)의 신호인 3상 기준신호(isou, isov, isow)로 생성할 수 있다. 즉, 수학식 10과 11에서, 3상 기준신호(isou, isov, isow)는 각각
Figure 112004030887824-PAT00018
의 크기(amplitude)를 가지는데,
Figure 112004030887824-PAT00019
가 홀 신호(Hu+, Hu-; Hv+, Hv-; Hw+, Hw-)에 따라 변하더라도 이에 대응하여 I를 가변시킴으로써 최종적으로
Figure 112004030887824-PAT00020
를 일정하게 유지할 수 있다. 다시 말하면, 도 4에서 제2 전류원(3I)의 값이 피드백회로부(225)에 의해 출력신호에 대응하여 변동함으로써 3상 기준신호(isou, isov, isow)가 홀신호의 크기에 관계없이 일정한 크기(amplitude)를 유지한다.
다음으로, 전파 정류부(223)는 곱셈 및 DC 성분 제거부(222)에서 출력되는 3상 기준신호(isou, isov, isow)를 전파 정류한다. 도 5는 본 발명의 실시예에 따른 전파 정류하는 전파 정류부(223)의 내부 회로를 나타내는 도면이다. 도 5에 나타낸 전파 정류 회로는 하나의 예를 나타낸 것이며, 그 외의 다른 전파 정류 회로가 사용될 수 있음은 당연하다.
도 5의 전파 정류 회로의 동작을 살펴보면, 우선 전류(isou)가 양(+)의 값을 가지는 경우 트랜지스터(Q23)가 턴온되어 1)의 방향으로 전류가 흐르며, 이에 따라 전류(isou)가 그대로 트랜지스터(Q23)의 베이스를 통해 출력된다. 한편, 전류(isou)가 음(-)의 값을 가지는 경우 트랜지스터(Q23)가 턴오프되고 트랜지스터(Q22)가 턴온되어 전류가 2)의 방향으로 흐른다. 이때 트랜지스터(Q20, Q21)는 전 류미러(current mirror)를 2)' 전류 방향이 형성되므로, 트랜지스터(Q20)의 컬렉터로 흐르는 전류는 전류(isou)(즉, 음(-)의 값)의 반대 전류가 형성되어 양(+)의 값을 가진다. 이에 따라, 도 5에 나타낸 바와 같이 전파 정류된 전류(iu_r)가 트랜지스터(Q23)의 컬렉터를 통해 출력된다. 이와 같은 방법으로 이외의 전류(isov, isow)를 전파 정류된 전류(iv_r, iw_r)로 변환한다.
평균신호 발생부(224)는 전파 정류부(223)에서 출력되는 전파 정류된 신호(iu_r, iv_r, iw_r)의 평균레벨을 구한다. 즉, 평균신호 발생부(224)는 도 6(a)에 나타낸 전파 정류된 신호(iu_r, iv_r, iw_r)를 더하여 도 6의 (b)와 같은 신호로 출력한다. 평균신호 발생부(224)에 대한 구체적 구성은 당업자라면 쉽게 알 수 있는바 이하 구체적 설명은 생략한다. 도 6의 (b)에 나타낸 바와 같이 평균신호 발생부(224)의 출력은 어느 정도 리플(ripple)이 있으나 이는 필터(도시하지 않았음)를 이용하여 직류(DC)로 만들어줄 수 있다. 이러한 필터된 직류전류는 피드백 회로부(225)에 전송된다. 상기에서 필터된 직류전류가 피드백 회로(225)에 전송되는 것으로 설명하였지만, 평균신호 발생부(224)에서 출력되는 도 6의 (b)와 같은 신호가 필터되지 않고 바로 피드백 회로부(225)에 전송될 수 있다.
피드백 회로부(225)는 평균신호 발생부(224)로부터 전송되는 직류전류에 대응하여 곱셈 및 DC성분 제거부(222)의 제1 전류원(I, I, I) 및 제2 전류원(3I)의 전류값을 변경한다. 이하 이에 대하여 구체적으로 알아본다.
도 7은 본 발명의 실시예에 따른 피드백 회로부(225)의 내부 회로를 나타내는 도면이다.
도 7에 나타낸 바와 같이 본 발명의 실시예에 따른 피드백 회로부(225)는 오차 증폭기(Amp), 오차 증폭기(Amp)의 반전단자(-)와 접지 사이에 연결되어 있는 저항(R11), 오차 증폭기(Amp)의 비반전단자(+)와 접지 사이에 연결되는 저항(R12), 오차 증폭기(Amp)의 비반전단자(+)와 저항(R12)의 접점에 입력되는 기준 전류원(Iref) 및 트랜지스터(Q31, Q32, Q33, Q34)를 포함한다. 여기서, 트랜지스터(Q34)의 베이스 단자는 오차 증폭기(Amp)의 출력단자에 연결되고 컬렉터 단자는 바이어스 전원(Vcc)에 연결되며 에미터 단자는 트랜지스터(Q32)의 컬렉터 단자에 연결된다. 트랜지스터(Q32)는 컬렉터단자와 베이스 단자가 상호 연결되고 에미터 단자는 접지에 연결되며, 트랜지스터(Q31)의 베이스 단자, 트랜지스터(Q32)의 베이스 단자 및 트랜지스터(Q33)의 베이스 단자는 상호 연결되어 있으며, 트랜지스터(Q31, Q32, Q33)의 에미터 단자는 모두 접지에 연결되어 있다. 이와 같은 구성에 의해 트랜지스터(Q32, Q33)는 전류미러를 형성하며, 트랜지스터(Q31, Q33)도 전류미러를 형성한다. 도 7에 나타낸 바와 같이 트랜지스터(Q31)의 사이즈(size)를 트랜지스터(Q32)의 사이즈(size)보다 3배 더 크게 하면, 트랜지스터(Q32)의 컬렉터단자에 전류(I)가 흐르는 경우 트랜지스터(Q31)의 컬렉터 단자에는 3배인 전류(3I)가 흐른다.
도 7에서, 평균신호 발생부(224)로부터 전송되는 직류전류는 오차 증폭기(Amp)의 비반전 단자로 입력되며, 도 4에서의 제1 전류원(I, I, I)과 제2 전류원(3I)은 각각 트랜지스터(Q32)의 컬렉터를 통해 흐르는 전류(I)와 트랜지스터(Q31)의 컬렉터를 통해 흐르는 전류(3I)에 해당하는 값이 된다. 즉, 도 7에서의 트랜지 스터(Q32, 31)의 컬렉터를 통해 흐르는 전류(I, 3I)가 각각 도 4에서의 제1 전류원(I, I, I)의 전류 및 제2 전류원(3I)의 전류가 된다.
도 7을 참조하면, 오차 증폭기(Amp)의 반전 단자의 전압(V1)은 평균신호 발생부(224)에서 전송되는 직류전류에 대응하는 전압이 형성되며, 오차 증폭기(Amp)의 비반전 단자의 전압(V2)은 기준전류(Iref)에 대응하는 전압이 형성된다. 여기서, 기준전류(Iref)는 실험적인 방법을 통해 적정한 값으로 미리 설정해둔다. 만약, 전압(V1)이 전압(V2)보다 점점 작아지면 트랜지스터(Q34)의 베이스 전압이 높아지므로, 트랜지스터(Q31, Q32)의 컬렉터 전류(3I, I)가 각각 증가하게 된다. 이때, 트랜지스터(Q31, Q32)의 컬렉터 전류(3I, I)는 도 4에서의 제2 전류원(3I) 및 제1 전류원(I)에 해당하므로, 전류(3I, I)가 증가하면 3상 기준신호(isou, isov, isow)가 증가되어(수학식 10, 11 참조) 평균신호 발생부(224)에서 출력되는 직류전류가 증가하게 됨으로써 결국 전압(V1)이 증가하게 된다. 여기서, 전압(V1)이 높아지면 전압(V2)과 전압(V1)간의 전압 차가 줄어들게 되며, 이에 따라 트랜지스터(Q34)의 베이스 전압이 줄어들어 결국 트랜지스터(Q31, Q32)의 컬렉터 전류(3I, I)가 감소하게 된다. 전류(3I, I)가 감소하는 경우에는 다시 전압(V1)이 작아져서 피드백이 형성된다.
즉, 평균신호 발생부(224)에서 전송되는 직류전류가 큰 경우에는 전류(3I, I)가 작아져 상기 직류전류가 줄어들고, 직류전류가 줄어드는 경우에는 다시 전류(3I, I)가 증가하게 되어 직류전류가 커져서 결국 적정한 값으로 설정된다. 여기서, 직류전류는 상기에서 살펴 본바와 같이 3상 기준신호(isou, isou, isow)의 전 파 정류를 평균한 값이므로 결국 3상 기준신호(isou, isou, isow)의 크기가 일정한 값으로 유지가 된다. 다시 말하면, 홀신호(Hu+, Hu-; Hv+, Hv- ; Hw+, Hw-)의 크기(amplitude)가 증가하는 경우에는 도 7에서 전압(V1)이 증가하게 되어 결국 전류(I, 3I)가 줄어들게 되며, 이에 따라 3상 기준신호(isou, isov, isow)는 일정한 값으로 유지가 된다.
이에 따라, 본 발명의 실시예에 따른 3상 기준신호 발생부(220)는 홀신호(Hu+, Hu-; Hv+, Hv-; Hw+, Hw-)의 크기(amplitue)에 따라 곱셈 및 DC 성분 제거부(222)의 전류원(I, 3I)의 전류 값을 가변시킴으로써, 3상 기준신호(isou, isov, isow)가 일정한 크기를 가지도록 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 홀신호의 크기가 변하더라도 일정한 기준신호를 생성하며, 이 일정한 기준신호에 대응하여 비엘디시 모터를 구동함으로써 소음을 제거할 수 있다.

Claims (11)

  1. 3상 코일과, 회전자의 자계의 세기를 검출하는 제1, 제2 및 제3 검출기를 포함하는 3상 비엘디시 모터의 구동회로에 있어서,
    상기 제1, 제2 및 제3 검출기로부터 출력되는 홀 신호를 이용하여 3상 기준신호를 생성하는 3상 기준신호 생성부; 및
    상기 3상 기준신호 생성부로부터 출력되는 상기 3상 기준신호에 따라 상기 코일의 각 상에 흐르는 전류의 방향을 전환시키는 모터 구동부를 포함하며,
    상기 3상 기준신호 생성부는,
    상기 홀 신호의 페이즈를 변환하는 페이즈 변환부;
    상기 페이즈 변환부에서 출력되는 신호에서 직류성분을 제거하며, 제1 신호에 비례하는 상기 3상 기준신호를 생성하는 곱셈 및 DC 성분 제거부; 및
    상기 홀 신호의 크기에 따라 상기 제1 신호를 변경시켜 상기 곱셈 및 DC 성분 제거부에 전송하는 피드백 회로를 포함하는 3상 비엘디시 모터의 구동회로.
  2. 제1항에 있어서,
    상기 제1 신호는 전류이고, 상기 피드백 회로에 의해 상기 제1 전류는 상기 홀신호의 크기가 커지는 경우 작아지며 상기 홀신호의 크기가 작아지는 경우는 크짐으로써, 상기 3상 기준신호가 일정한 크기를 가지는 것을 특징으로 하는 3상 비엘디시 모터의 구동회로.
  3. 제1항 또는 제2항에 있어서,
    상기 곱셈 및 DC 성분 제거기는,
    상기 페이즈 변환부에서 변환된 제1 전류신호를 임의의 배수만큼 복사하는 전류미러를 형성하는 제1 및 제2 트랜지스터;
    상기 페이즈 변환부에서 변환된 제2 전류신호를 임의의 배수만큼 복사하는 전류미러를 형성하는 제3 및 제4 트랜지스터;
    상기 페이즈 변환부에서 변환된 제3 전류신호를 임의의 배수만큼 복사하는 전류미러를 형성하는 제5 및 제6 트랜지스터;
    상기 제2, 제4, 제6 트랜지스터의 컬렉터에 각각 연결되며 제1 전류 값을 가지는 제1 전류원; 및
    상기 제2, 제4, 제6 트랜지스터의 에미터단자에 각각 연결되며 상기 제1 전류 값보다 3배 더 큰 제2 전류 값을 가지는 제2 전류원을 포함하며,
    상기 제1 신호는 상기 제1 전류원 및 제2 전류원인 것을 특징으로 하는 3상 비엘디시 모터의 구동회로.
  4. 제3항에 있어서,
    상기 3상 기준신호는 상기 제2 트랜지스터의 컬렉터에 연결되는 단자, 상기 제4 트랜지스터의 컬렉터에 연결되는 단자 및 상기 제6 트랜지스터의 컬렉터에 연결되는 단자에서 각각 출력되는 신호인 것을 특징으로 하는 3상 비엘디시 모터의 구동회로.
  5. 제3항에 있어서,
    상기 피드백 회로는,
    상기 3상 기준신호를 전파 정류하는 전파 정류부;
    상기 전파 정류부에서 전파 정류된 신호를 더하여 직류신호를 출력하는 평균신호 발생부; 및
    상기 평균신호 발생부에서 출력되는 상기 직류신호의 크기에 따라 상기 제1 신호를 변경시키는 피드백 회로부를 포함하는 3상 비엘디시 모터의 구동회로.
  6. 제5항에 있어서,
    상기 피드백 회로부는
    상기 직류신호의 크기에 대응하는 전압과 기준 전압을 비교하여, 이에 대응하는 전압을 출력하는 오차 증폭기;
    상기 오차 증폭기의 출력을 제1 단자에 입력받아 그에 대응하는 전류를 제2 단자로 출력하는 제7 트랜지스터;
    상기 제7 트랜지스터의 제2 단자로 출력되는 전류를 복사하여 상기 제1 전류원의 전류를 생성하는 제1 전류미러; 및
    상기 제7 트랜지스터의 제2 단자로 출력되는 전류를 복사하여 상기 제2 전류원의 전류를 생성하는 제2 전류미러를 포함하는 3상 비엘디시 모터의 구동회로.
  7. 제6항에 있어서,
    상기 오차 증폭기는 상기 홀신호의 크기에 대응하는 전압이 커지는 경우 더욱 낮은 전압을 출력하며, 이에 따라 상기 제7 트랜지스터는 제2 단자로 더욱 작은 전류를 출력하는 것을 특징으로 하는 3상 비엘디시 모터의 구동회로.
  8. 제5항에 있어서,
    상기 직류신호의 크기는 상기 홀신호의 크기에 비례하는 것을 특징으로 하는 3상 비엘디시 모터의 구동회로.
  9. 제3항에 있어서,
    상기 페이즈 변환부는,
    상기 제1 검출기로부터 출력되는 제1 홀 신호 쌍이 각각 베이스 단자에 입력되는 제7 및 제8 트랜지스터;
    상기 제2 검출기로부터 출력되는 제2 홀 신호 쌍이 각각 베이스 단자에 입력되는 제9 및 제10 트랜지스터;
    상기 제3 검출기로부터 출력되는 제3 홀 신호 쌍이 각각 베이스 단자에 입력되는 제11 및 제12 트랜지스터;
    상기 제7 트랜지스터의 컬렉터 단자를 통해 흐르는 전류와 상기 제10 트랜지스터의 컬렉터 단자를 통해 흐르는 전류의 합에 비례하는 전류를 복사하는 제1 전 류미러;
    상기 제9 트랜지스터의 컬렉터 단자를 통해 흐르는 전류와 상기 제12 트랜지스터의 컬렉터 단자를 통해 흐르는 전류의 합에 비례하는 전류를 복사하는 제2 전류미러; 및
    상기 제8 트랜지스터의 컬렉터 단자를 통해 흐르는 전류와 상기 제11 트랜지스터의 컬렉터 단자를 통해 흐르는 전류의 합에 비례하는 전류를 복사하는 제3 전류미러를 포함하며,
    상기 제1, 제2, 제3 전류신호는 각각 상기 제1, 제2, 제3 전류미러에 의해 복사되는 전류인 것을 특징으로 하는 3상 비엘디시 모터의 구동회로.
  10. 3상의 코일과, 회전자의 자계의 세기를 검출하는 제1, 제2 및 제3 검출기를 가지는 3상 비엘디시 모터; 및
    상기 3상 비엘디시 모터의 회전을 제어하기 위한 모터 구동 회로를 포함하며,
    상기 모터 구동 회로는, 상기 제1, 제2 및 제3 검출기로부터 출력되는 홀 신호를 이용하여 3상 기준신호를 생성하는 3상 기준신호 생성부와, 상기 3상 기준신호 생성부로부터 출력되는 상기 3상 기준신호에 따라 상기 코일의 각 상에 흐르는 전류의 방향을 전환시키는 모터 구동부를 포함하며,
    상기 3상 기준신호 생성부는,
    상기 홀 신호의 페이즈를 변환하는 페이즈 변환부;
    상기 페이즈 변환부에서 출력되는 신호에서 직류성분을 제거하며, 제1 신호에 비례하는 상기 3상 기준신호를 생성하는 곱셈 및 DC 성분 제거부; 및
    상기 홀 신호의 크기에 따라 상기 제1 신호를 변경시켜 상기 곱셈 및 DC 성분 제거부에 전송하는 피드백 회로를 포함하는 3상 비엘디시 모터 시스템.
  11. 제10항에 있어서,
    상기 제1 신호는 전류이고, 상기 피드백 회로에 의해 상기 제1 전류는 상기 홀신호의 크기가 커지는 경우 작아지며 상기 홀신호의 크기가 작아지는 경우는 커짐으로써, 상기 3상 기준신호가 일정한 크기를 가지는 것을 특징으로 하는 3상 비엘디시 모터 시스템.
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* Cited by examiner, † Cited by third party
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