KR20060004079A - Mos transistor with local soi and method thereof - Google Patents

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리우진화
강희성
류충렬
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삼성전자주식회사
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Abstract

부분적 SOI 구조를 갖는 MOS 트랜지스터가 제공된다. 상기 부분적 SOI 구조를 갖는 MOS 트랜지스터는 반도체 기판 내에 서로 이격 분리되어 형성되어 있는 제1 및 제2 SOI 절연층으로 이루어진 부분적인 SOI 절연층쌍, 상기 제1 및 제2 SOI 절연층들 사이에 형성되어 있는 격자손상층, 상기 제1 및 제2 SOI 절연층들 각각의 상부에 각각 형성되어 있는 소스 및 드레인 영역, 상기 소스 및 드레인 영역의 사이의 상기 반도체 기판 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성된 게이트 전극을 포함한다.A MOS transistor having a partial SOI structure is provided. The MOS transistor having the partial SOI structure is formed between a pair of partial SOI insulating layers formed of first and second SOI insulating layers spaced apart from each other in a semiconductor substrate, and between the first and second SOI insulating layers. A grating damage layer, a source and drain region formed on each of the first and second SOI insulating layers, a gate insulating film formed on the semiconductor substrate between the source and drain regions, and a gate insulating film formed on the gate insulating film, respectively. It includes a gate electrode.

부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법 또한 제공된다.Also provided is a method of manufacturing a MOS transistor having a partial SOI structure.

부분적 SOI 구조, 불순물 주입, 격자손상층Partial SOI structure, impurity implantation, lattice damage layer

Description

부분적 ＳＯＩ 구조를 가지는 ＭＯＳ 트랜지스터 및 그 제조방법{MOS transistor with local SOI and method thereof}MOS transistor with partial SOI structure and method of manufacturing the same {MOS transistor with local SOI and method

도 1은 종래의 부분적 SOI 구조를 갖는 MOS 트랜지스터를 나타내는 단면도이다.1 is a cross-sectional view illustrating a conventional MOS transistor having a partial SOI structure.

도 2는 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터를 나타내는 단면도이다.2 is a cross-sectional view illustrating a MOS transistor having a partial SOI structure according to an embodiment of the present invention.

도 3 내지 도 12는 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.3 to 12 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a partial SOI structure according to an embodiment of the present invention.

도 13 내지 도 20은 본 발명의 다른 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법을 설명하기 위해 도시한 단면도들이다.13 to 20 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a partial SOI structure according to another embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

210 : 반도체 기판 220a, 220b : 제1 및 제2 SOI 절연층210: semiconductor substrate 220a, 220b: first and second SOI insulating layers

221 : STI 영역 222a, 222b : 제1 및 제2 트랜치221: STI regions 222a and 222b: first and second trenches

223 : 격자 손상층 224a, 224b : 공동(cavity) 223: lattice damage layer 224a, 224b: cavity

229a, 229b : 제3 및 제4 트랜치229a, 229b: third and fourth trenches

230 : 제1 스페이서 240 : 소스 영역230: first spacer 240: source region

250 : 드레인 영역 260 : 제2 스페이서 250: drain region 260: second spacer                 

270 : 게이트 전극 280 : 게이트 절연막270: gate electrode 280: gate insulating film

본 발명은 MOS 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 부분적인 SOI(quasi-SOI, local SOI) 구조를 갖는 MOS 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly, to a MOS transistor having a partial SOI (quasi-SOI, local SOI) structure and a method of manufacturing the same.

일반적으로 MOS 트랜지스터는 실리콘 기판을 널리 사용하고 있다. 그러나, 이러한 실리콘 기판은 소스와 드레인 영역을 얕게 형성하기가 어렵고 실리콘 기판과의 접합면에 형성되는 기생 접합 캐패시턴스(junction capacitance)를 줄이기 어려워 동작속도를 개선하기가 어렵다.In general, MOS transistors are widely used in silicon substrates. However, such a silicon substrate is difficult to form the source and drain regions shallowly, it is difficult to reduce the parasitic junction capacitance (junction capacitance) formed on the junction surface with the silicon substrate, it is difficult to improve the operating speed.

따라서, SOI(Silicon-On-Insulator) 구조를 갖는 MOS 트랜지스터가 제안되었다. 상기 SOI 구조의 MOS 트랜지스터는 단위 소자가 형성되는 실리콘층이 절연층을 사이에 두고 하부 실리콘 기판과 전기적으로 완전히 분리되는 구조를 갖고 있다. Accordingly, a MOS transistor having a silicon-on-insulator (SOI) structure has been proposed. The MOS transistor of the SOI structure has a structure in which a silicon layer in which a unit device is formed is completely electrically separated from a lower silicon substrate with an insulating layer interposed therebetween.

따라서, IC 칩내에 형성된 단위 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 잇점이 있다. 이러한 SOI 구조의 MOS 트랜지스터는 문턱 기울기(threshold slope)가 크며, 2V 이하의 저전압하에서도 소자 특성의 저하가 별로 없는 장점을 가진다. 특히 박막의 SOI 소자는 쇼트-채널 효과(short channel effect)의 감소 등 기존의 MOS 트랜지스터에 비해 우수한 특성을 갖는다. Accordingly, there is an advantage in that capacitive coupling between unit elements formed in the IC chip is reduced. The MOS transistor of such an SOI structure has a large threshold slope, and there is little deterioration of device characteristics even under a low voltage of 2V or less. In particular, thin-film SOI devices have superior characteristics compared to conventional MOS transistors such as reduction of short channel effects.                         

그러나, SOI 구조의 MOS 트랜지스터는 기존의 MOS 트랜지스터와는 달리 활성영역이 실리콘 기판으로부터 격리되어 바디 콘택(body contact)이 형성되지 않기 때문에 플로팅 바디 효과(floating body effect)와 셀프히팅효과(self-heating effect)가 발생한다. 또한, SOI 웨이퍼 가격은 벌크(bulk) 실리콘 웨이퍼에 비해 5 내지 10배 정도 높다. 플로팅 바디 효과란 소자 작동시 동작시 발생된 전하가 과도하게 바디 영역에 축적되고(excess carrier), 이로 인해 기생 바이폴라-유도 브레이크 다운(parasitic bipolar-induced breakdown) 및 래치업 등과 같은 현상이 유발되는 것을 말한다. 셀프히팅 효과란 반도체 동작시 발생된 열이 축적되어 반도체 내부의 온도가 상승되는 현상을 말한다.However, unlike conventional MOS transistors, MOS transistors of SOI structure have a floating body effect and a self-heating effect because the active region is isolated from the silicon substrate so that no body contact is formed. effect) occurs. In addition, SOI wafer prices are five to ten times higher than bulk silicon wafers. Floating body effect means that the charge generated during operation of the device is excessively accumulated in the body region (excess carrier), causing parasitic bipolar-induced breakdown and latch-up. Say. The self-heating effect refers to a phenomenon in which heat generated during semiconductor operation accumulates and the temperature inside the semiconductor increases.

상기 문제점을 해결하기 위해 활성영역 밑에 부분적으로 콘택홀을 내어 과도전하를 빼낼 수 있게 바디 콘택을 형성하는 부분적 SOI 구조를 갖는 MOS 트랜지스터가 제안되었다.In order to solve the above problem, a MOS transistor having a partial SOI structure for forming a body contact to partially extract a contact hole under the active region to extract the overcharge has been proposed.

도 1는 종래의 부분적 SOI 구조를 갖는 MOS 트랜지스터를 나타내는 단면도이다.1 is a cross-sectional view illustrating a conventional MOS transistor having a partial SOI structure.

도 1을 참조하면, 소스 영역(140)과 드레인 영역(150)의 하부에만 절연층(120)이 형성되어 있다. 게이트(170) 하부에는 게이트 절연막(180)이 존재하고, 게이트의 양 옆에는 스페이서(160)가 형성되어 있다. Referring to FIG. 1, the insulating layer 120 is formed only under the source region 140 and the drain region 150. The gate insulating layer 180 is present under the gate 170, and spacers 160 are formed at both sides of the gate.

따라서, 소스 영역(140)과 드레인 영역(150)을 절연층(120)에 의해 하부 실리콘 기판(110)과 절연되고, 채널 영역 하부의 바디 영역은 열려있어 하부 실리콘 기판(110)과 절연되지 않기 때문에 일반적인 벌크 소자와 같은 방식으로 바디 콘택 이 가능하게 된다.Therefore, the source region 140 and the drain region 150 are insulated from the lower silicon substrate 110 by the insulating layer 120, and the body region under the channel region is open so as not to be insulated from the lower silicon substrate 110. This allows body contact in the same way as a regular bulk device.

하지만, 종래의 부분적 SOI 구조를 갖는 MOS 트랜지스터의 절연층(120)은 게이트 전극(170)을 마스크로 하여 산소 이온을 이온 주입한 후 고온의 열처리를 통하여 만들어 진다. 따라서, 종래의 부분적 SOI 구조를 갖는 MOS 트랜지스터는 이온 주입과 열처리에 의해 게이트 절연막(180)이나, 채널 이온 주입 상태가 영향을 받기 때문에 실제로 소자 제작에 적용하기 곤란하다는 단점이 있다. However, the insulating layer 120 of the conventional MOS transistor having a partial SOI structure is made through high temperature heat treatment after ion implantation of oxygen ions using the gate electrode 170 as a mask. Therefore, the conventional MOS transistor having a partial SOI structure has a disadvantage in that it is difficult to actually apply to the device fabrication because the gate insulating film 180 and the channel ion implantation state are affected by ion implantation and heat treatment.

본 발명이 이루고자 하는 기술적 과제는, 플로팅 바디 효과 및 셀프히팅 효과를 줄일 수 있는 부분적 SOI 구조를 갖는 MOS 트랜지스터를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a MOS transistor having a partial SOI structure capable of reducing floating body effects and self-heating effects.

본 발명이 이루고자 하는 다른 기술적 과제는, 플로팅 바디 효과 및 셀프히팅 효과를 줄일 수 있는 부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a MOS transistor having a partial SOI structure capable of reducing floating body effects and self-heating effects.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터는 반도체 기판 내에 서로 이격 분리되어 형성되어 있는 제1 및 제2 SOI 절연층으로 이루어진 부분적인 SOI 절연층쌍, 상기 제1 및 제2 SOI 절연층들 사이에 형성되어 있는 격자손상층, 상기 제1 및 제2 SOI 절연층들 각 각의 상부에 각각 형성되어 있는 소스 및 드레인 영역, 상기 소스 및 드레인 영역의 사이의 상기 반도체 기판 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성된 게이트 전극을 포함한다.The MOS transistor having a partial SOI structure according to an embodiment of the present invention for achieving the technical problem is a partial SOI insulating layer pair consisting of a first and a second SOI insulating layer formed spaced apart from each other in a semiconductor substrate, A lattice damage layer formed between the first and second SOI insulating layers, a source and drain region formed on each of the first and second SOI insulating layers, and between the source and drain regions, respectively. A gate insulating film formed on the semiconductor substrate, and a gate electrode formed on the gate insulating film.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법은 반도체 기판 전면에 불순물을 주입하여 상기 반도체 기판 내에 격자손상층을 형성하는 단계, 상기 격자손상층의 일부를 제거하여 서로 이격되어 분리된 제1 및 제2공동을 형성하는 단계, 상기 제1 및 제2 공동을 채우는 제1 및 제2 SOI 절연층을 형성하여 부분적인 SOI 절연층쌍을 형성하는 단계, 상기 제1 및 제2 SOI 절연층들 각각의 상부에 소스 및 드레인 영역을 형성하는 단계, 상기 소스 및 드레인 영역의 사이에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a MOS transistor having a partial SOI structure, by forming impurities into an entire surface of a semiconductor substrate to form a lattice damage layer in the semiconductor substrate. Forming a first and second SOI insulating layer filling the first and second cavities to form a partial SOI insulating layer pair by removing a portion of the first and second cavities spaced apart from each other; And forming a source and a drain region over each of the first and second SOI insulating layers, and forming a gate insulating layer and a gate electrode between the source and drain regions.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

도 2은 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터 의 단면도이다. 2 is a cross-sectional view of a MOS transistor having a partial SOI structure according to an embodiment of the present invention.

도 2을 참조하면, 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터(200)는 반도체 기판 내에 서로 이격되어 분리되어 형성되어 있는 제1 및 제2 SOI 절연층(220a, 220b)으로 이루어진 부분적인 SOI절연층쌍이 형성되어 있다. 상기 반도체 기판은 바람직하게는 벌크 실리콘 기판을 사용한다. 따라서, SOI 웨이퍼를 사용하는 것보다 벌크 실리콘으로 만들어지므로 반도체 제작 비용이 줄어든다. 물론, 이에 한정되지 않고, p형, n형 기판을 사용할 수도 있으며 해당 기술의 통상적인 지식을 가지는 자가 용이하게 생각할 수 있는 정도는 무엇이든 가능하다. 또한, 상기 부분적인 SOI 절연층쌍은 반도체 내부 전면에 형성되어 있지 않고, 일부분에만 형성되어 있으므로 소자 작동시 동작시 발생된 전하가 과도하게 바디 영역에 축적되거나, 발생된 열이 빠져나가지 못하는 문제점을 해결할 수 있다. 또한, 상기 제1 및 제2 절연층(220a, 220b) 사이에 격자손상층(223)이 형성되어 있다. 상기 부분적인 SOI 절연층쌍(220a, 220b)은 격자손상층(223)의 일부를 에칭하고 절연물질을 채워넣음으로써 형성할 수 있다. 따라서, SOI 절연층쌍은 격자손상층과 유사한 깊이에 형성되게 된다. 또한, SOI 절연층쌍(220a, 220b)은 STI 영역(221)과 연결되어 있다. 상기 STI 영역(221) 및 제1 스페이서(230)은 SOI 절연층쌍(220a, 220b) 상부에 형성되어 있는 액티브 영역을 전기적으로 한정한다. 뿐만 아니라, 상기 제1 스페이서(230)는 SiO2와 Si3N4의 이중층으로 구성되어 있으며, STI영역과 소스영역(240) 및 드레인 영역(250)과의 물질 차이에 따른 스트레스를 감소 시켜주는 역할을 한다. 상기 제1 및 제2 SOI 절연층들 각각의 상부에 소스 영역(240) 및 드레인 영역(250)이 형성되어 있다. 상기 소스 영역(240) 및 드레인 영역(250)은 필요에 따라 상호 바뀔 수 있다. 상기 소스 및 드레인 영역(240, 250) 사이에는 반도체 기판 상부에 게이트 절연막(280)이 형성되어 있고, 상기 게이트 절연막 상부에 게이트 전극(270)이 존재하고, 상기 게이트 전극(270) 양측벽에는 제2 스페이서(260)이 존재한다. 상기 게이트 절연막(280)은 주로 SiO2로 만들어지며, 게이트 전극(270)과 액티브 영역을 절연하는 역할을 하며, 상기 제2 스페이서(260)은 LDD(Lightly Doped Drain)를 생성하는 과정의 하드 마스크로써 사용된다. 다만, 도면에서는 소스와 드레인 영역(240,250)을 n+/n- 또는 p+/p-으로 구분하여 표시하지는 않는다. 2, the MOS transistor 200 having a partial SOI structure according to an embodiment of the present invention is a first and second SOI insulating layers 220a and 220b formed to be spaced apart from each other in a semiconductor substrate. A partial SOI insulating layer pair is formed. The semiconductor substrate is preferably a bulk silicon substrate. Thus, the cost of semiconductor fabrication is reduced because it is made of bulk silicon rather than using SOI wafers. Of course, the present invention is not limited thereto, and p-type and n-type substrates may be used, and any one can easily think of a person having ordinary knowledge of the art. In addition, the partial SOI insulating layer pair is not formed on the entire surface of the semiconductor, but is formed only on a part of the semiconductor, thereby solving the problem that the charge generated during operation of the device is excessively accumulated in the body region or the generated heat does not escape. Can be. In addition, a lattice damage layer 223 is formed between the first and second insulating layers 220a and 220b. The partial SOI insulating layer pairs 220a and 220b may be formed by etching a portion of the lattice damage layer 223 and filling an insulating material. Thus, the SOI insulating layer pair is formed at a depth similar to the lattice damage layer. In addition, the SOI insulating layer pairs 220a and 220b are connected to the STI region 221. The STI region 221 and the first spacer 230 electrically define an active region formed on the SOI insulating layer pairs 220a and 220b. In addition, the first spacer 230 is composed of a double layer of SiO 2 and Si 3 N 4 , and reduces the stress due to the material difference between the STI region, the source region 240 and the drain region 250. Play a role. A source region 240 and a drain region 250 are formed on each of the first and second SOI insulating layers. The source region 240 and the drain region 250 may be interchanged as necessary. A gate insulating film 280 is formed on the semiconductor substrate between the source and drain regions 240 and 250, a gate electrode 270 is present on the gate insulating film, and a second insulating film is formed on both sidewalls of the gate electrode 270. There are two spacers 260. The gate insulating layer 280 is mainly made of SiO 2 , and insulates the gate electrode 270 from the active region, and the second spacer 260 is a hard mask in a process of generating lightly doped drain (LDD). Used as However, in the drawing, the source and drain regions 240 and 250 are not divided into n + / n− or p + / p−.

도 3내지 도 12는 본 발명의 일 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.3 to 12 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a partial SOI structure according to an embodiment of the present invention.

도 3은 반도체 기판(210) 내에 불순물(dorpant)(212)를 주입(implant)함으로써 격자손상층(223)를 형성하는 단계를 나타내는 단면도이다. 본 발명의 주입은 패턴화된 포토 레지스트(PR, photo-resist)를 이용하여 반도체 기판 내의 일부에만 형성하는 것이 아니라, 일정한 깊이에 일정한 두께를 갖는 격자손상층(223)을 반도체 기판(210) 내의 전체에 형성한다. 상기 반도체 기판(210)은 벌크 실리콘 기판을 사용하는 것이 바람직하다. 상기 불순물(212)은 바람직하게는 Ge, Si를 사용할 수 있다. 하지만, 실리콘이 더 쉽게 에칭될 수 있는 것이라면 다른 원소를 사용하여도 문제되지 않는다. 주입시 도즈량(implant dose)은 1.0 * 1013atoms/cm2 내지 1.0 * 1015atoms/cm2를 사용할 수 있다. 주입되는 깊이는 부분적 SOI 구조를 갖는 MOS 트랜지스터의 설계에 따라 달라질 것이나, 일반적으로 200nm이상의 깊이에 주입되며 바람직하게는 230nm 내지 270nm의 깊이에서 형성된다. 또한 주입되는 두께는 50nm내지 90nm 정도로 형성한다. 주입시 사용되는 전압(voltage)는 상기 두께에 따라 다양하게 결정될 수 있다. 3 is a cross-sectional view illustrating a step of forming the lattice damage layer 223 by implanting a dopant 212 into the semiconductor substrate 210. The implantation of the present invention is not formed only in a part of the semiconductor substrate by using a patterned photoresist (PR), but the lattice damage layer 223 having a predetermined thickness at a predetermined depth is formed in the semiconductor substrate 210. Form on the whole. The semiconductor substrate 210 preferably uses a bulk silicon substrate. The impurity 212 may be preferably Ge and Si. However, it is not a problem using other elements as long as silicon can be etched more easily. The implant dose at the time of injection can use 1.0 * 10 <13> atoms / cm <2> -1.0 * 10 <15> atoms / cm <2> . The implanted depth will vary depending on the design of the MOS transistor with partial SOI structure, but is generally implanted at a depth of 200 nm or more and is preferably formed at a depth of 230 nm to 270 nm. In addition, the injection thickness is formed to about 50nm to 90nm. The voltage used at the time of injection can vary depending on the thickness.

도 4는 SiO2(228), Si3N4(227), SiON(226)를 차례대로 적층하고 패턴화하여, 건식에칭(dry etching)을 통해 제1 트랜치, 제2 트랜치(shallow trench, 222a, 222b)를 형성하는 단계를 나타내는 단면도이다. 건식 에칭과정은 통상적인 과정과 동일하며, 제1, 2 트랜치(222a, 222b)는 격자손상층(223)이 형성되어 있는 깊이까지 형성한다. 예컨데, 불순물이 주입된 깊이와 불순물층의 두께를 합친 280nm 내지 360nm의 깊이까지 형성된다.4 shows SiO 2 228, Stacking and patterning the Si 3 N 4 227 and the SiON 226 in order to form a first trench and a second trench 222a and 222b through dry etching. It is a cross section. The dry etching process is the same as a conventional process, and the first and second trenches 222a and 222b are formed to the depth where the lattice damage layer 223 is formed. For example, it is formed up to a depth of 280nm to 360nm which combined the depth of the impurity implanted and the thickness of the impurity layer.

도 5는 SiO2, Si3N4 2층으로 이루이진 제1 스페이서 층(double spacer layer, 230)을 제1 트렌치(222)의 옆벽에 형성하는 단계를 나타내는 단면도이다. 우선, SiO2층(228)을 산화를 이용하여 열적으로 성장시키고, 다음 Si3N4 를 CVD 방법을 이용하여 전면에 컨포멀하게(conformally) 형성시킨다. 다음, 건식에칭(dry etching)을 통해서 비등방적으로 에칭하여 도 5와 같은 제1 트렌치(222)의 옆벽에 제1 스페이서 층(230)을 형성할 수 있다. 5 is SiO 2 , A cross-sectional view illustrating a step of forming a first spacer layer 230 formed of a Si 3 N 4 two layer on a sidewall of the first trench 222. First, SiO 2 layer 228 is thermally grown using oxidation, and then Si 3 N 4 is conformally formed on the front surface using a CVD method. Next, the first spacer layer 230 may be formed on the sidewall of the first trench 222 as shown in FIG. 5 by anisotropically etching through dry etching.

도 6 내지 도 7은 실리콘 공동을 형성하는 단계(silicon cavity formation)를 나타내는 단면도이다. 우선, 격자손상층(223)을 노출시키기 위해 습식 에칭(wet etching)을 한다. 이 때, 격자 손상층의 일부 및 실리콘 기판 하부의 일부에 작은 공동(224a)이 형성된다.(도 6) 격자손상층(223)은 주입에 의해 격자가 손상되었기 때문에 단일 크리스탈 구조의 실리콘보다 더 선택적으로 에칭된다. 따라서, 습식 에칭동안 반도체 기판(210)이 조금 에칭되는 동안 격자손상층은 많은 부분 에칭되므로, SOI 절연층을 형성시킬 수 있을 정도의 공동(224b)가 형성된다.(도 7) 6 through 7 are cross-sectional views illustrating silicon cavity formation. First, wet etching is performed to expose the lattice damage layer 223. At this time, a small cavity 224a is formed in a portion of the lattice damage layer and a portion of the lower portion of the silicon substrate. (FIG. 6) The lattice damage layer 223 is more than silicon of a single crystal structure because the lattice is damaged by implantation. Selectively etched. Accordingly, the lattice damage layer is partially etched while the semiconductor substrate 210 is slightly etched during the wet etching, so that the cavity 224b is formed to be sufficient to form the SOI insulating layer (FIG. 7).

습식 에칭은 HF(49%), HNO3(30%), CH3COOH(100%)를 각각 부피비 1:3:8로 혼합한 용액을 사용하며, 에칭 시간은 5내지 10분정도이다. 본 발명은 공동을 만들기 위해 격자손상층을 패턴화된 일부에만 형성하여 습식 에칭과정에서 격자손상층 전부를 공동으로 만드는 것이 아니라, 격자손상층(223)을 전면에 형성시킨 후 에칭 시간을 조절하여 공동(224b)의 면적 및 크기를 결정하게 된다.Wet etching uses a solution of HF (49%), HNO 3 (30%) and CH 3 COOH (100%) in a volume ratio of 1: 3: 8, respectively, with an etching time of about 5 to 10 minutes. In the present invention, the lattice damage layer is formed only on the patterned part to make the cavity, and thus the lattice damage layer 223 is formed on the entire surface in the wet etching process, and then the etching time is controlled. The area and size of the cavity 224b will be determined.

도 8은 실리콘 공동(silicon cavity, 224b)를 채우는 단계를 나타내는 단면도이다. 바람직하게는 우선 SiO2를 산화를 이용하여 열적으로 성장시켜 일반적으로 4nm 내지 6nm의 두께로 공동의 벽면을 두텁게 한 후, CVD를 이용하여 컨포말하게(conformally) 공동(224b)를 채운다.8 is a cross-sectional view illustrating the filling of a silicon cavity 224b. Preferably, SiO 2 is thermally grown using oxidation to thicken the walls of the cavity, typically 4 nm to 6 nm thick, and then conformally filled cavities 224b using CVD.

도 9내지 도 10은 에칭을 통해 제3 트랜치, 제4 트랜치(229a, 229b)를 형성하는 단계를 나타내는 단면도이다. 제3 트랜치는 제 1트랜치가 형성되었던 위치에, 제4 트랜치는 제2 트랜치가 형성되었던 위치에 형성된다. 바람직하게는 우선 습식 에칭(wet etching)을 통해서 표면의 산소층을 등방적으로 에칭한다.(도 9) 다음 건식 에칭(dry etching)을 통해서 벌크 실리콘 층을 에칭하여 제2 트랜치(229)를 형성한다.(도 10) 제3 및 제4 트랜치(229a, 229b)는 450nm 내지 550nm의 깊이에서 형성하여, 일반적으로 제1 및 제2 트랜치(도 4의 222a, 222b)가 형성된 깊이보다 더 깊은 위치에 형성된다.9 to 10 are cross-sectional views illustrating a process of forming the third trenches and the fourth trenches 229a and 229b through etching. The third trench is formed at the position where the first trench was formed, and the fourth trench is formed at the position where the second trench was formed. Preferably, the oxygen layer on the surface is isotropically etched by wet etching. (FIG. 9) Next, the bulk silicon layer is etched through dry etching to form the second trench 229. FIG. (FIG. 10) The third and fourth trenches 229a and 229b are formed at a depth of 450 nm to 550 nm, and are generally located deeper than the depth at which the first and second trenches 222a and 222b are formed. Is formed.

도 11은 제3 및 제4 트랜치(229a, 229b)를 채우는 단계를 나타내는 단면도이다. 제3 및 제4 트랜치(229a, 229b)는 CVD를 이용하여 산화막(235)으로 채우고, 표면을 CMP로 평탄화한다. 다음 600 내지 1000?의 온도에서 10초 내지 30분동안 어닐링(annealing)하여 산화막(235)를 조밀화(densify)한다.11 is a cross-sectional view illustrating the filling of the third and fourth trenches 229a and 229b. The third and fourth trenches 229a and 229b are filled with the oxide film 235 using CVD and planarize the surface with CMP. Next, the oxide film 235 is densified by annealing for 10 seconds to 30 minutes at a temperature of 600 to 1000 占 폚.

도 12는 MOS 트랜지스터를 형성하는 단계를 나타내는 단면도이다. 채널 이온 주입(channel ions implantation)(도면 미도시), 게이트 절연막(280)을 성장시키고, 게이트 전극(270)용 도전막을 적층한 후 패터닝(patterning)하고, 제2 스페이서(260)를 형성하고, 소스영역 및 드레인 영역(240, 250)을 주입하고 마지막으로 메탈화(metallization)하는 순으로 이루어 진다.12 is a cross-sectional view illustrating a step of forming a MOS transistor. Channel ions implantation (not shown), a gate insulating film 280 is grown, a conductive film for the gate electrode 270 is laminated and patterned, and a second spacer 260 is formed, Source and drain regions 240 and 250 are injected and finally metallized.

도 13내지 도 20는 본 발명의 다른 실시예에 따른 부분적 SOI 구조를 갖는 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도이다.13 to 20 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a partial SOI structure according to another embodiment of the present invention.

본 발명의 다른 실시예는 도 3에서의 주입(implant)단계를 거치지 않는다는 것을 제외하고는 본 발명의 일 실시예와 동일하다. 따라서, 반도체 기판에 소정의 제 1 깊이까지 제1 및 제2 트랜치(222a, 222b)를 형성하는 단계(도 13), 상기 제1 트랜치의 옆벽에 스페이서(230)를 형성하는 단계(도 14), 상기 제1 트랜치의 하부 및 상기 격자손상층에 공동(224b)을 형성하는 단계(도 15), 상기 공동(224b)을 절연물질로 채우는 단계(도16), 상기 제1 및 제2 트랜치(222a, 222b)가 형성된 위치에, 상기 제 1깊이보다 더 깊은 제 2깊이까지 제3 및 제4 트랜치(229a, 229b)를 형성하는 단계(도 17, 도 18) 상기 제3 및 제4 트랜치에 산화막(235)으로 채우는 단계(도 19), 상기 SOI 절연층(220a, 220b) 상부에 각각 소스와 드레인 영역(240, 250)을 형성하고, 게이트 절연막(260) 및 게이트 전극(270)을 상기 반도체 기판(210)과 직접 바디 콘택하도록 형성하는 단계를 포함하는 과정이 동일하다.Another embodiment of the present invention is the same as the embodiment of the present invention except that it does not go through the implantation step in FIG. Therefore, forming the first and second trenches 222a and 222b to a predetermined first depth in the semiconductor substrate (FIG. 13), and forming the spacer 230 on the sidewall of the first trench (FIG. 14). Forming a cavity 224b in the lower portion of the first trench and the lattice damage layer (FIG. 15), filling the cavity 224b with an insulating material (FIG. 16), and the first and second trenches ( Forming third and fourth trenches 229a and 229b at positions 222a and 222b formed to a second depth deeper than the first depth (FIGS. 17 and 18) in the third and fourth trenches. In step (FIG. 19), the source and drain regions 240 and 250 are formed on the SOI insulating layers 220a and 220b, respectively, and the gate insulating layer 260 and the gate electrode 270 are filled with the oxide layer 235. The process including forming the body in direct body contact with the semiconductor substrate 210 is the same.

다만, 도 3에서와 같은 주입 단계를 거치지 않아 격자손상층이 존재하지 않기 때문에, 도 15의 공동(224b)을 형성하는 단계에서 동일한 크기의 공동을 형성하려면 더 많은 시간의 습식 에칭과정이 요구된다. However, since the lattice damage layer does not exist since the implantation step as shown in FIG. 3 does not exist, a more time wet etching process is required to form the same size cavity in the step of forming the cavity 224b of FIG. 15. .

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 부분적 SOI 구조를 갖는 MOS 트랜지스터 및 그 제조방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the MOS transistor having a partial SOI structure as described above and a method of manufacturing the same, there are one or more of the following effects.

소스 및 드레인 영역의 기생적인 접합 개패시턴스를 줄이고, 플로팅 바디 효과 및 셀프히팅 효과를 줄일 수 있다. 또한, 벌크 실리콘 기판을 사용하므로 SOI 웨이퍼를 사용하는 것보다 제작가격을 줄일 수 있다.Parasitic junction capacitances in the source and drain regions can be reduced, as well as floating body effects and self-heating effects. In addition, the use of bulk silicon substrates can reduce manufacturing costs compared to using SOI wafers.

Claims (11)

반도체 기판 내에 서로 이격 분리되어 형성되어 있는 제1 및 제2 SOI 절연층으로 이루어진 부분적인 SOI 절연층쌍;A partial pair of SOI insulating layers formed of first and second SOI insulating layers spaced apart from each other in the semiconductor substrate; 상기 제1 및 제2 SOI 절연층들 사이에 형성되어 있는 격자손상층;A lattice damage layer formed between the first and second SOI insulating layers; 상기 제1 및 제2 SOI 절연층들 각각의 상부에 각각 형성되어 있는 소스 및 드레인 영역;Source and drain regions formed on top of each of the first and second SOI insulating layers; 상기 소스 및 드레인 영역의 사이의 상기 반도체 기판 상부에 형성된 게이트 절연막; 및A gate insulating film formed over the semiconductor substrate between the source and drain regions; And 상기 게이트 절연막 상부에 형성된 게이트 전극을 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터.And a partial SOI structure including a gate electrode formed on the gate insulating layer. 제 1항에 있어서, 반도체 기판은 벌크 실리콘 기판인 부분적인 SOI 구조를 갖는 MOS 트랜지스터. The MOS transistor of claim 1, wherein the semiconductor substrate is a bulk silicon substrate. 제 1항에 있어서, 상기 제1및 제2 SOI 절연층을 각각 제1 및 제2 STI 영역과 연결되어 있는 부분적인 SOI 구조를 갖는 MOS 트랜지스터.The MOS transistor of claim 1, wherein the first and second SOI insulation layers are connected to first and second STI regions, respectively. (a) 반도체 기판 전면에 불순물을 주입하여 상기 반도체 기판 내에 격자손상층을 형성하는 단계;(a) implanting impurities into the entire surface of the semiconductor substrate to form a lattice damage layer in the semiconductor substrate; (b) 상기 격자손상층의 일부를 제거하여 서로 이격되어 분리된 제1 및 제2공동을 형성하는 단계;(b) removing a portion of the lattice damage layer to form first and second cavities spaced apart from each other; (c) 상기 제1 및 제2 공동을 채우는 제1 및 제2 SOI 절연층을 형성하여 부분적인 SOI 절연층쌍을 형성하는 단계;(c) forming first and second SOI insulating layers filling the first and second cavities to form partial SOI insulating layer pairs; (d) 상기 제1 및 제2 SOI 절연층들 각각의 상부에 소스 및 드레인 영역을 형성하는 단계; 및(d) forming a source and a drain region over each of the first and second SOI insulating layers; And (e) 상기 소스 및 드레인 영역의 사이에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조 방법.(e) forming a gate insulating film and a gate electrode between the source and drain regions, and having a partial SOI structure. 제 3항에 있어서, (a)단계의 불순물은 Ge 또는 Si인 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조 방법.4. The method of claim 3 wherein the impurity of step (a) is Ge or Si. 제 3항에 있어서, (b)단계는 The method of claim 3, wherein step (b) (b1) 벌크 실리콘 기판상에 상기 격자손상층이 형성되어 있는 깊이까지 제1 트랜치를 형성하는 단계;(b1) forming a first trench on a bulk silicon substrate to a depth at which the lattice damage layer is formed; (b2) 상기 제1 트랜치의 옆벽에 스페이서를 형성하는 단계; 및(b2) forming a spacer on a side wall of the first trench; And (b3) 상기 제1 트랜치의 하부 및 상기 격자손상층을 일부 제거하여 상기 제1및 제2 공동을 형성하는 단계를 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조 방법.(b3) removing the lower portion of the first trench and the lattice damage layer to form the first and second cavities, thereby forming a partial SOI structure. 제 5항에 있어서, (b2)단계의 상기 스페이서는 SiO2 와 Si3N4를 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조 방법.The method of claim 5, wherein the spacer of step (b2) has a partial SOI structure including SiO 2 and Si 3 N 4 . 제 5항에 있어서, (b2)단계는The method of claim 5, wherein step (b2) 열산화를 이용하여 SiO2 층을 성장시키는 단계; 및Growing a SiO 2 layer using thermal oxidation; And CVD를 이용하여 Si3N4 층을 성장시키는 단계를 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조방법.A method of manufacturing a MOS transistor having a partial SOI structure comprising growing a Si 3 N 4 layer using CVD. 제 3항에 있어서, (c)단계는The method of claim 3, wherein step (c) (c1) 상기 공동을 절연물질로 채우는 단계;(c1) filling the cavity with an insulating material; (c2) 상기 제1 트랜치가 형성된 위치에, 상기 격자 손상층이 형성되어 있는 깊이보다 더 깊은 위치까지 제2 트랜치를 형성하는 단계; 및(c2) forming a second trench at a position where the first trench is formed to a position deeper than a depth at which the lattice damage layer is formed; And (c3) 상기 제2 트랜치를 절연물질로 채우는 단계를 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조 방법.(c3) manufacturing a MOS transistor having a partial SOI structure comprising filling said second trench with an insulating material. 제 8항에 있어서, (c3)단계는 열산화와 CVD를 이용하여 상기 공동을 SiO2로 채우는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조방법.9. The method of claim 8, wherein step (c3) has a partial SOI structure that fills the cavity with SiO 2 using thermal oxidation and CVD. (a) 반도체 기판상에 각각 이격되어 분리된 제1 및 제2 트랜치를 형성하는 단계;(a) forming first and second trenches spaced apart from each other on the semiconductor substrate; (b) 상기 제1 및 제2 트랜치의 옆벽에 스페이서를 형성하는 단계;(b) forming spacers on sidewalls of the first and second trenches; (c) 상기 제1 및 제2 트랜치의 하부에 공동쌍을 형성하는 단계;(c) forming a cavity pair at the bottom of the first and second trenches; (d) 상기 공동쌍을 채우는 제1 및 제2 SOI 절연층을 형성하여 부분적인 SOI 절연층쌍을 형성하는 단계;(d) forming first and second SOI insulating layers filling the cavity pairs to form partial SOI insulating layer pairs; (e) 상기 제1 및 제2 SOI 절연층 각각의 상부에 소스 및 드레인 영역을 형성하는 단계; 및(e) forming source and drain regions on top of each of the first and second SOI insulating layers; And (f) 상기 소스 및 드레인 영역의 사이에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하는 부분적인 SOI 구조를 갖는 MOS 트랜지스터 제조 방법.(f) forming a gate insulating film and a gate electrode between the source and drain regions, and having a partial SOI structure.
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KR100912960B1 (en) * 2006-12-27 2009-08-20 주식회사 하이닉스반도체 Transistor with recess channel and method for fabricating the same
KR100944352B1 (en) * 2007-09-18 2010-03-02 주식회사 하이닉스반도체 Semicoductor device and method of fabricating the same
CN111952186A (en) * 2020-08-21 2020-11-17 中国科学院上海微系统与信息技术研究所 Field effect transistor based on cavity surrounding structure and preparation method

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