KR20060003217A - Memory device providing negative word line and method for manufacturing the same - Google Patents

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Abstract

본 발명은 네가티브 워드 라인을 갖는 반도체 메모리소자 및 그 제조 방법에 관한 것으로서, 특히 본 발명의 반도체 메모리소자의 셀 트랜지스터는 소자 분리막 사이의 실리콘 기판에 형성된 문턱 전압 조절 영역과, 소자 분리막 사이의 실리콘 기판 상부에 게이트 절연막을 내재하여 형성되며 네가티브 전압이 공급되는 워드 라인과, 워드라인 양측의 실리콘 기판 내에 형성된 LDD 구조의 소오스/드레인 영역과, 드레인 영역의 아래에 형성된 확산 방지 영역을 포함하여 이루어지고, 소오스 영역은 실리콘 기판 표면으로부터 멀리 떨어진 딥 깊이를 갖으며 드레인 영역은 실리콘 기판 표면에 가까운 셀로우 깊이를 갖는 비대칭형 정션 구조로 이루어진다. 그러므로 본 발명은 소오스/드레인 영역을 비대칭 정션 구조로 형성하여 낮아진 문턱 전압에 의한 딥 펀치쓰루 특성을 개선할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a negative word line and a method of fabricating the same. In particular, the cell transistor of the semiconductor memory device of the present invention includes a threshold voltage regulation region formed on a silicon substrate between device isolation films, and a silicon substrate between device isolation films. A word line formed with a gate insulating film therein and supplied with a negative voltage, a source / drain region of an LDD structure formed in a silicon substrate on both sides of the word line, and a diffusion preventing region formed under the drain region, The source region has a deep depth away from the silicon substrate surface and the drain region consists of an asymmetric junction structure with a shallow depth close to the silicon substrate surface. Therefore, the present invention can improve the deep punch-through characteristics due to the lowered threshold voltage by forming the source / drain regions in an asymmetric junction structure.

네가티브 전압, 워드라인, 셀 트랜지스터, 비대칭Negative Voltage, Wordline, Cell Transistor, Asymmetric

Description

네가티브 워드 라인을 갖는 반도체 메모리소자 및 그 제조 방법{Memory device providing negative word line and method for manufacturing the same} A semiconductor memory device having a negative word line and a method of manufacturing the same {Memory device providing negative word line and method for manufacturing the same}             

도 1은 종래 기술에 의한 네가티브 워드 라인을 갖는 반도체 메모리소자의 셀 트랜지스터를 나타낸 수직 단면도, 1 is a vertical cross-sectional view showing a cell transistor of a semiconductor memory device having a negative word line according to the prior art;

도 2는 본 발명에 따른 네가티브 워드 라인을 갖는 반도체 메모리소자의 셀 트랜지스터를 나타낸 수직 단면도,2 is a vertical sectional view showing a cell transistor of a semiconductor memory device having a negative word line according to the present invention;

도 3a 및 도 3b는 종래 및 본 발명의 셀 트랜지스터의 게이트 전압 및 드레인 전류를 비교한 그래프들,3A and 3B are graphs comparing gate voltages and drain currents of cell transistors of the prior art and the present invention;

도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 네가티브 워드 라인을 갖는 반도체 메모리소자의 셀 트랜지스터의 제조 공정도.
4A through 4E are diagrams illustrating a manufacturing process of a cell transistor of a semiconductor memory device having a negative word line according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 게이트 절연막 106 : 워드 라인104: gate insulating film 106: word line

108 : 하드 마스크막 110 : 채널 표면108: hard mask film 110: channel surface

112 : 딥 펀치쓰루 영역 114 : LDD 영역112: deep punch-through area 114: LDD area

본 발명은 반도체 메모리소자 및 그 제조 방법에 관한 것으로서, 특히 네가티브 워드 라인을 갖는 반도체 메모리소자 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly to a semiconductor memory device having a negative word line and a method of manufacturing the same.

현재 반도체 메모리소자로서, DRAM(Dynamic Random Access Memory)은 SRAM(Static Random Access Memory)과는 달리 주기적으로 수 초 마다 한번씩 새로운 전하를 가함으로써 메모리 셀을 재생시켜 주는 리프레시(refresh) 동작을 수행한다. 즉, 외부로부터 리프레시 어드레스가 입력되면, 로우 어드레스에 의해 선택된 어느 한 워드 라인에 연결된 모든 메모리 셀 트랜지스터들을 센스 앰프(sense amplifier)에 의해 증폭한 후에 다시 저장한다.As a current semiconductor memory device, DRAM (Dynamic Random Access Memory), unlike SRAM (Static Random Access Memory) performs a refresh operation to refresh the memory cells by applying a new charge every few seconds periodically. That is, when a refresh address is input from the outside, all memory cell transistors connected to any one word line selected by the row address are amplified by a sense amplifier and stored again.

그런데, 리프레시 동작시 로우 어드레스에 의해 다수개의 워드 라인 중에서 어느 한 로우 어드레스에 해당하는 워드 라인만을 인에이블(enable)시키고 선택되지 않은 다른 워드 라인들을 디스에이블(disable)시켜야만 한다.However, in the refresh operation, only the word line corresponding to any one row address among the plurality of word lines is enabled by the row address, and other word lines not selected are to be disabled.

대개 워드 라인의 디스에이블시 접지 전압(ground voltage)이 인가되는데, 최근에는 리프레시 시간(tREF)을 증가시키고 문턱 전압(threshold voltage)을 낮추기 위해서 DRAM의 셀 트랜지스터내 워드 라인의 디스에이블 전압을 접지 전압에서 네가티브 전압(negative voltage)으로 변경하였다. Usually, ground voltage is applied when disabling word lines. Recently, the ground voltage of a word line in a cell transistor of a DRAM is increased to increase the refresh time tREF and lower the threshold voltage. Changed from negative voltage to negative voltage.

도 1은 종래 기술에 의한 네가티브 워드 라인을 갖는 반도체 메모리소자의 셀 트랜지스터를 나타낸 수직 단면도이다.1 is a vertical cross-sectional view showing a cell transistor of a semiconductor memory device having a negative word line according to the prior art.

도 1을 참조하면, 종래 셀 트랜지스터는 반도체 기판으로서 실리콘 기판(10)에 STI(Shallow Trench Isolation) 등의 소자 분리막(12)이 형성되어 있으며 실리콘 기판(10) 상부에 게이트 절연막(14) 및 워드 라인(16)인 게이트 전극이 형성되어 있다. 그리고 워드 라인(16) 상부에는 절연 물질의 캐핑막(capping layer)(18)이 적층되어 있다. 또한 워드 라인(16) 양측의 기판 내에는 불순물 도펀트가 주입된 LDD(Lightly Doped Drain) 구조(미도시됨)의 소오스/드레인 영역(22)이 형성되어 있다. 이때 소오스/드레인 영역(22) 사이와 워드 라인(16) 하부에 있는 기판은 채널 표면(20)으로 작용한다. 여기서 미설명된 도면 부호 24는 딥 펀치쓰루 경로(deep punch-through path)를 나타낸다.Referring to FIG. 1, in the conventional cell transistor, an isolation layer 12, such as shallow trench isolation (STI), is formed on a silicon substrate 10 as a semiconductor substrate, and a gate insulating layer 14 and a word are formed on the silicon substrate 10. The gate electrode which is the line 16 is formed. A capping layer 18 of an insulating material is stacked on the word line 16. In addition, a source / drain region 22 having a lightly doped drain (LDD) structure (not shown) in which an impurity dopant is implanted is formed in the substrates on both sides of the word line 16. The substrate between the source / drain regions 22 and below the word line 16 acts as a channel surface 20. Reference numeral 24 not described herein denotes a deep punch-through path.

이와 같이 구성된 종래 기술에 의한 반도체 메모리소자의 셀 트랜지스터는 워드 라인(16)의 디스에이블시 워드 라인(16)에 네가티브 전압, 예를 들어 -0.3V를 인가한다. 이때 셀 트랜지스터는 문턱 전압을 0.3V 낮추기 위하여 문턱 전압 조절용 불순물 도펀트의 농도를 1E17/cm3 이상 낮춘다. 그러면 셀 트랜지스터의 채널 표면(20)은 축적 모드(accumulation mode)가 되고 펀치쓰루가 프리(free)해져 셀 트랜지스터의 누설 전류가 감소하게 된다.The cell transistor of the semiconductor memory device according to the related art configured as described above applies a negative voltage, for example, -0.3 V, to the word line 16 when the word line 16 is disabled. In this case, the cell transistor lowers the concentration of the impurity dopant for adjusting the threshold voltage by more than 1E17 / cm 3 in order to lower the threshold voltage by 0.3V. The channel surface 20 of the cell transistor then enters an accumulation mode and the punchthrough is free to reduce the leakage current of the cell transistor.

하지만 종래 기술에 의한 반도체 메모리소자의 셀 트랜지스터는 문턱 전압 조절 영역의 불순물 도펀트 농도 감소에 의해 문턱 전압이 낮아지고 이로 인해 딥 펀치쓰루 경로(24)가 짧아져 누설 전류에 취약한 구조를 갖게 된다. 이를 개선하기 위하여 딥 펀치쓰루 경로(24)에서의 도펀트 농도를 높이게 되면, 셀 트랜지스터 에서의 전계 필드가 증가하게 되고 이로 인해 트랩 어시스트 터널링(trap assist tunneling)의 누설 전류 증가로 리프레시 시간(tREF)이 감소된다. 따라서 네가티브 워드 라인을 사용하는 셀 트랜지스터의 장점이 저하되는 문제점이 있었다.
However, the cell transistor of the semiconductor memory device according to the related art has a structure in which the threshold voltage is lowered due to the decrease of the impurity dopant concentration in the threshold voltage control region, thereby shortening the deep punch-through path 24 and thus vulnerable to leakage current. In order to improve this, increasing the dopant concentration in the deep punch-through path 24 increases the field field in the cell transistor, thereby increasing the refresh time tREF due to an increase in leakage current of trap assist tunneling. Is reduced. Therefore, there is a problem that the advantages of the cell transistor using the negative word line is lowered.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 드레인 영역에 카운트 도펀트 이온 주입 공정을 실시함으로써 소오스/드레인 영역을 비대칭 정션 구조로 형성하여 낮아진 문턱 전압에 의한 딥 펀치쓰루 특성을 개선할 수 있는 네가티브 워드 라인을 갖는 반도체 메모리소자 및 그 제조 방법을 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to form a source / drain region in an asymmetric junction structure by performing a count dopant ion implantation process in a drain region in order to solve the above problems of the prior art, thereby improving deep punchthrough characteristics due to a lower threshold voltage. The present invention provides a semiconductor memory device having a negative word line and a method of manufacturing the same.

상기 목적을 달성하기 위하여 본 발명은 반도체 메모리소자의 셀 트랜지스터에 있어서, 소자 분리막 사이의 실리콘 기판에 형성된 문턱 전압 조절 영역과, 소자 분리막 사이의 실리콘 기판 상부에 게이트 절연막을 내재하여 형성되며 네가티브 전압이 공급되는 워드 라인과, 워드라인 양측의 실리콘 기판 내에 형성된 LDD 구조의 소오스/드레인 영역과, 드레인 영역의 아래에 형성된 확산 방지 영역을 포함하여 이루어지고, 소오스 영역은 실리콘 기판 표면으로부터 멀리 떨어진 딥 깊이를 갖으며 드레인 영역은 실리콘 기판 표면에 가까운 셀로우 깊이를 갖는 비대칭형 정션 구조인 것을 특징으로 한다. In order to achieve the above object, the present invention provides a cell transistor of a semiconductor memory device, comprising a threshold voltage adjusting region formed on a silicon substrate between device isolation layers, and a gate insulating film formed on the silicon substrate between the device isolation layers. A word line to be supplied, a source / drain region of an LDD structure formed in the silicon substrates on both sides of the word line, and a diffusion preventing region formed below the drain region, wherein the source region has a deep depth away from the silicon substrate surface. And the drain region is an asymmetric junction structure having a shallow depth close to the silicon substrate surface.                     

상기 목적을 달성하기 위하여 본 발명은 반도체 메모리소자의 셀 트랜지스터의 제조 방법에 있어서, 소자 분리막 사이의 실리콘 기판에 문턱 전압 조절용 불순물 도펀트를 주입하여 문턱 전압 조절 영역을 형성하는 단계와, 소자 분리막 사이의 실리콘 기판 상부에 게이트 절연막을 내재하여 워드 라인을 형성하는 단계와, 드레인 영역이 형성될 예정의 실리콘 기판에 카운트 도펀트를 고농도로 이온 주입하여 확산 방지 영역을 형성하는 단계와, 실리콘 기판에 LDD 및 소오스/드레인의 불순물 도펀트를 이온 주입하여 실리콘 기판 표면으로부터 멀리 떨어진 딥 깊이를 갖는 소오스 영역을 형성함과 동시에, 확산 방지 영역에 의해 실리콘 기판 표면에 가까운 셀로우 깊이를 갖는 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
In order to achieve the above object, the present invention provides a method of manufacturing a cell transistor of a semiconductor memory device, comprising: forming a threshold voltage control region by implanting an impurity dopant for adjusting a threshold voltage into a silicon substrate between device isolation layers; Forming a word line by embedding a gate insulating film on the silicon substrate, ion implanting a high concentration of dopant into the silicon substrate where the drain region is to be formed, and forming a diffusion preventing region, and forming an LDD and a source on the silicon substrate Implanting an impurity dopant of the drain / drain to form a source region having a deep depth away from the silicon substrate surface, and simultaneously forming a drain region having a shallow depth close to the silicon substrate surface by the diffusion barrier region. It is done by

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 네가티브 워드 라인을 갖는 반도체 메모리소자의 셀 트랜지스터를 나타낸 수직 단면도이다.2 is a vertical cross-sectional view showing a cell transistor of a semiconductor memory device having a negative word line according to the present invention.

도 2를 참조하면, 본 발명에 따른 반도체 메모리소자의 셀 트랜지스터는 반도체 기판으로서 실리콘 기판(100)에 STI 등의 소자 분리막(102)이 형성되어 있으며 실리콘 기판(100) 상부에 게이트 절연막(104) 및 워드 라인(106)인 게이트 전극이 형성되어 있다. 그리고 워드 라인(106) 상부에는 절연 물질의 캐핑막(108)이 적층되어 있다. 또한 워드 라인(106) 양측의 기판 내에는 불순물 도펀트가 주입된 LDD 구조(미도시됨)의 소오스/드레인 영역(112, 114)이 형성되어 있으며 소오스 영 역(112)은 기판 표면으로부터 멀리 떨어진 딥(deep) 깊이를 갖는데 반하여 드레인 영역(114)은 기판 표면에 가까운 셀로우(shallow) 깊이를 갖는 비대칭형 정션(asymmetry junction) 구조를 갖는다. 그리고 드레인 영역(114) 아래에는 소오스/드레인 영역(112, 114)의 불순물 도펀트와 다른 타입의 카운트 도펀트가 주입된 확산 방지 영역(111)이 형성된다. 본 발명의 비대칭 소오스/드레인 영역(112, 114) 사이와 워드 라인(106) 하부에 있는 기판은 채널 표면(110)으로 작용한다. 또한 미설명된 도면 부호 116은 딥 펀치쓰루 경로를 나타낸다.Referring to FIG. 2, the cell transistor of the semiconductor memory device according to the present invention is a semiconductor substrate, and a device isolation film 102 such as STI is formed on the silicon substrate 100, and the gate insulating layer 104 is formed on the silicon substrate 100. And a gate electrode that is a word line 106 is formed. In addition, a capping layer 108 of an insulating material is stacked on the word line 106. In addition, source / drain regions 112 and 114 of an LDD structure (not shown) in which impurity dopants are implanted are formed in the substrates on both sides of the word line 106, and the source region 112 is a dip away from the substrate surface. While having a deep depth, the drain region 114 has an asymmetry junction structure having a shallow depth close to the substrate surface. A diffusion barrier region 111 is formed below the drain region 114 in which impurity dopants of the source / drain regions 112 and 114 are injected with a different type of count dopant. The substrate between the asymmetric source / drain regions 112 and 114 of the present invention and below the word line 106 acts as a channel surface 110. Unexplained reference numeral 116 also denotes a deep punchthrough path.

이와 같이 구성된 본 발명에 따른 반도체 메모리소자의 셀 트랜지스터는 워드 라인(106)의 디스에이블시 워드 라인(106)에 네가티브 전압, 예를 들어 -0.3V를 인가한다. 이때 셀 트랜지스터는 문턱 전압을 0.3V 낮추기 위하여 문턱 전압 조절용 불순물 도펀트의 농도를 1E17/cm3 이상 낮춘다. 그러면 셀 트랜지스터의 채널 표면(110)은 축적 모드가 되고 펀치쓰루가 프리해져 셀 트랜지스터의 누설 전류가 감소하게 된다.The cell transistor of the semiconductor memory device according to the present invention configured as described above applies a negative voltage, for example, -0.3 V, to the word line 106 when the word line 106 is disabled. At this time, the cell transistor lowers the concentration of the impurity dopant for adjusting the threshold voltage by more than 1E17 / cm 3 in order to lower the threshold voltage by 0.3V. The channel surface 110 of the cell transistor then enters the accumulation mode and the punch-through is free to reduce the leakage current of the cell transistor.

더욱이 본 발명의 셀 트랜지스터는 소오스 영역(112)에 비해 드레인 영역(114)이 셀로우한 비대칭 정션 구조를 갖기 때문에 딥 펀치쓰루 경로(116)가 종래보다 길어지게 된다. 그러므로 워드 라인(106)의 디스에이블에 의해 네가티브 전압이 공급되며 문턱 전압 조절 영역의 도펀트 농도 감소에 의해 문턱 전압이 낮아지더라도 펀치쓰루 경로(116)가 길어져 누설 전류를 최소화한다.In addition, since the cell transistor of the present invention has a shallow asymmetric junction structure in which the drain region 114 is shallower than the source region 112, the deep punch-through path 116 is longer than in the related art. Therefore, even though the negative voltage is supplied by the disable of the word line 106 and the threshold voltage is lowered due to the decrease in the dopant concentration in the threshold voltage adjusting region, the punch-through path 116 is long to minimize the leakage current.

도 3a 및 도 3b는 종래 및 본 발명의 셀 트랜지스터의 게이트 전압 및 드레인 전류를 비교한 그래프들이다. 여기서 게이트 전압(Vg)은 워드 라인에 공급되는 전압을 나타내며 드레인 전류(Id)는 드레인 영역에 흐르는 전류를 나타낸 것이다.3A and 3B are graphs comparing gate voltages and drain currents of cell transistors of the prior art and the present invention. The gate voltage Vg represents a voltage supplied to the word line, and the drain current Id represents a current flowing in the drain region.

도 3a 및 도 3b를 참조하면, 본 발명의 셀 트랜지스터는 종래보다 게이트 전압(Vg)에 의해 변화되는 드레인 전류(Id)가 양호해짐을 알 수 있다. 따라서 워드 라인의 디스에이블시 네가티브 전압이 공급되더라도 본 발명의 셀 트랜지스터는 비대칭의 소오스/드레인 영역(112, 114)에 의해 딥 펀치쓰루 특성이 개선됨으로써 결국 DRAM의 리프레시 시간(tREF)을 증가시킬 수 있다.3A and 3B, it can be seen that the cell transistor of the present invention has a better drain current Id that is changed by the gate voltage Vg than in the related art. Therefore, even when a negative voltage is supplied at the time of disabling the word line, the cell transistor of the present invention can improve the deep punch-through characteristics by the asymmetric source / drain regions 112 and 114, thereby increasing the refresh time tREF of the DRAM. have.

도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 네가티브 워드 라인을 갖는 반도체 메모리소자의 셀 트랜지스터의 제조 공정도이다. 이들 도면들을 참조하면 본 발명의 일 실시예에 따른 반도체 메모리소자의 셀 트랜지스터는 다음과 같이 제조된다.4A through 4E are diagrams illustrating a manufacturing process of a cell transistor of a semiconductor memory device having a negative word line according to an exemplary embodiment of the present invention. Referring to these drawings, a cell transistor of a semiconductor memory device according to an embodiment of the present invention is manufactured as follows.

우선 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)에 STI 등 소자 분리공정을 실시하여 소자 분리막(102)을 형성한다. 그리고 네가티브 워드 라인을 위하여 소자 분리막(102) 사이의 실리콘 기판(100)에 문턱 전압 조절용 불순물 도펀트를 1E17/cm3 이상 낮게 이온 주입한다. 이에 따라 실리콘 기판(100)에는 네가티브 전압만큼 낮아진 불순물 도펀트가 주입된 문턱 전압 조절 영역(103)이 형성된다.First, as shown in FIG. 4A, a device isolation layer 102 is formed by performing an element isolation process such as STI on the silicon substrate 100 as a semiconductor substrate. The impurity dopant for adjusting the threshold voltage is ion-implanted to the silicon substrate 100 between the device isolation layers 102 to be lower than 1E17 / cm 3 for the negative word line. Accordingly, the threshold voltage control region 103 in which the impurity dopant is lowered by the negative voltage is implanted in the silicon substrate 100.

도 4b에 도시된 바와 같이, 실리콘 기판(100) 상부에 게이트 절연막(104)으로서 실리콘 산화막(SiO2)을 증착하고 그 위에 워드 라인(106)으로서 도프트 폴리실리콘막을 증착한 후에 그 위에 캐핑막(108)으로서 실리콘 질화막(Si3N4)을 추가 증착한다. 그리고 워드 라인 마스크를 이용한 사진 및 식각 공정으로 순차 적층된 캐핑막(108), 워드 라인(106), 및 게이트 절연막(104)을 차례로 패터닝한다.As shown in FIG. 4B, a silicon oxide film (SiO 2) is deposited as a gate insulating film 104 on the silicon substrate 100, and a doped polysilicon film is deposited as a word line 106 thereon, followed by a capping film ( 108, a silicon nitride film (Si3N4) is further deposited. In addition, the capping layer 108, the word line 106, and the gate insulating layer 104 that are sequentially stacked are sequentially patterned by a photolithography and an etching process using a word line mask.

그 다음 도 4c 및 도 4d에 도시된 바와 같이, 상기 구조물에 포토레지스트를 도포하고 노광 및 현상 공정을 진행하여 셀 트랜지스터의 비트라인 형성 영역의 실리콘 기판(100)을 오픈하고 그 외 나머지 영역을 마스킹하는 포토레지스트 패턴(109)을 형성한다. 그리고 오픈된 드레인 영역의 실리콘 기판(100)에 카운트 도펀트를 고농도로 이온 주입하여 확산 방지 영역(111)을 형성한다. 예를 들어, 셀 트랜지스터가 NMOS형 트랜지스터일 경우 카운트 도펀트는 p형 불순물 도펀트로서, 붕소(B)를 1E17/cm3 이상 고농도로 이온 주입한다. 이후 사용된 포토레지스트 패턴(109)을 에싱(ashing) 공정으로 제거한다.Then, as shown in FIGS. 4C and 4D, a photoresist is applied to the structure, and an exposure and development process is performed to open the silicon substrate 100 in the bit line forming region of the cell transistor and mask the remaining regions. A photoresist pattern 109 is formed. The diffusion prevention region 111 is formed by ion implanting a count dopant in a high concentration into the open silicon region 100. For example, when the cell transistor is an NMOS transistor, the count dopant is a p-type impurity dopant, and implants boron (B) at a high concentration of 1E17 / cm 3 or more. Thereafter, the used photoresist pattern 109 is removed by an ashing process.

계속해서 도 4e에 도시된 바와 같이, 상기 구조물에 LDD 및 소오스/드레인의 불순물 도펀트를 종래의 일반적인 방법으로 이온 주입하여 셀 트랜지스터의 소오스 영역(112) 및 드레인 영역(114)을 형성한다. Subsequently, as shown in FIG. 4E, the source region 112 and the drain region 114 of the cell transistor are formed by ion implanting impurity dopants of LDD and source / drain into the structure by a conventional method.

이때 소오스 영역(112)은 실리콘 기판(100) 표면으로부터 멀리 떨어진 딥 깊이를 갖는데 반하여, 드레인 영역(114)은 카운트 도펀트가 주입된 확산 방지 영역(111)에 의해 실리콘 기판(100) 표면에 가까운 셀로우 깊이를 갖기 때문에 본 발명의 셀 트랜지스터는 비대칭형 정션 구조로 형성된다.At this time, the source region 112 has a deep depth away from the surface of the silicon substrate 100, whereas the drain region 114 is a cell close to the surface of the silicon substrate 100 by the diffusion preventing region 111 into which the count dopant is implanted. Because of the low depth, the cell transistor of the present invention is formed in an asymmetric junction structure.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

이상 상술한 바와 같이, 본 발명은 드레인 영역에 카운트 도펀트 이온 주입 공정을 실시한 후에 소오스/드레인 이온 주입 공정을 실시함으로써 소오스/드레인 영역의 깊이를 비대칭 정션 구조로 형성하여 네가티브 워드라인에 의해 낮아진 문턱 전압으로 딥 펀치쓰루 특성이 저하되는 것을 미리 방지할 수 있다.As described above, according to the present invention, after the count dopant ion implantation process is performed in the drain region, the source / drain ion implantation process is performed to form a depth of the source / drain region as an asymmetric junction structure, thereby lowering the threshold voltage by the negative word line. Therefore, it is possible to prevent the deep punch-through characteristic from deteriorating in advance.

따라서 본 발명은 네가티브 워드 라인을 사용하는 셀 트랜지스터의 딥 펀치쓰루 특성을 개선함으로써 리프레시 시간(tREF)을 증가시킬 수 있다.Therefore, the present invention can increase the refresh time tREF by improving the deep punch-through characteristics of the cell transistor using the negative word line.

Claims (3)

반도체 메모리소자의 셀 트랜지스터에 있어서,In a cell transistor of a semiconductor memory device, 소자 분리막 사이의 실리콘 기판에 형성된 문턱 전압 조절 영역;A threshold voltage regulation region formed on the silicon substrate between the device isolation layers; 상기 소자 분리막 사이의 실리콘 기판 상부에 게이트 절연막을 내재하여 형성되며 네가티브 전압이 공급되는 워드 라인;A word line formed by embedding a gate insulating layer on the silicon substrate between the device isolation layers and supplied with a negative voltage; 상기 워드라인 양측의 실리콘 기판 내에 형성된 LDD 구조의 소오스/드레인 영역; 및Source / drain regions of an LDD structure formed in silicon substrates on both sides of the word line; And 상기 드레인 영역의 아래에 형성된 확산 방지 영역을 포함하여 이루어지고,A diffusion barrier region formed below the drain region; 상기 소오스 영역은 상기 실리콘 기판 표면으로부터 멀리 떨어진 딥 깊이를 갖으며 상기 드레인 영역은 상기 실리콘 기판 표면에 가까운 셀로우 깊이를 갖는 비대칭형 정션 구조인 것을 특징으로 하는 네가티브 워드 라인을 갖는 반도체 메모리소자.And the source region has a deep depth away from the silicon substrate surface and the drain region has an asymmetric junction structure having a shallow depth close to the silicon substrate surface. 제 1항에 있어서,The method of claim 1, 상기 확산 방지 영역은 상기 소오스/드레인 영역의 불순물 도펀트와 다른 타입의 카운트 도펀트가 고농도로 주입된 것을 특징으로 하는 네가티브 워드라 인을 갖는 반도체 메모리소자.The diffusion preventing region is a semiconductor memory device having a negative word line, characterized in that the implanted dopant of the source / drain region and a different type of count dopant is injected at a high concentration. 반도체 메모리소자의 셀 트랜지스터의 제조 방법에 있어서,In the method of manufacturing a cell transistor of a semiconductor memory device, 소자 분리막 사이의 실리콘 기판에 문턱 전압 조절용 불순물 도펀트를 주입하여 문턱 전압 조절 영역을 형성하는 단계;Implanting an impurity dopant for adjusting a threshold voltage into a silicon substrate between the device isolation layers to form a threshold voltage adjusting region; 상기 소자 분리막 사이의 실리콘 기판 상부에 게이트 절연막을 내재하여 워드 라인을 형성하는 단계;Forming a word line by embedding a gate insulating layer on the silicon substrate between the device isolation layers; 드레인 영역이 형성될 예정의 실리콘 기판에 카운트 도펀트를 고농도로 이온 주입하여 확산 방지 영역을 형성하는 단계;Forming a diffusion barrier region by ion implanting a high concentration of dopant into a silicon substrate on which a drain region is to be formed; 상기 실리콘 기판에 LDD 및 소오스/드레인의 불순물 도펀트를 이온 주입하여 상기 실리콘 기판 표면으로부터 멀리 떨어진 딥 깊이를 갖는 소오스 영역을 형성함과 동시에, 상기 확산 방지 영역에 의해 상기 실리콘 기판 표면에 가까운 셀로우 깊이를 갖는 드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 네가티브 워드 라인을 갖는 반도체 메모리소자의 제조 방법.By implanting impurity dopants of LDD and source / drain into the silicon substrate to form a source region having a deep depth away from the surface of the silicon substrate, and at the same time, the depth of the cell close to the surface of the silicon substrate by the diffusion preventing region. A method of manufacturing a semiconductor memory device having a negative word line, comprising the step of forming a drain region having a.
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