KR20060002128A - Method for manufacturing semiconductor device - Google Patents

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KR20060002128A
KR20060002128A KR1020040051048A KR20040051048A KR20060002128A KR 20060002128 A KR20060002128 A KR 20060002128A KR 1020040051048 A KR1020040051048 A KR 1020040051048A KR 20040051048 A KR20040051048 A KR 20040051048A KR 20060002128 A KR20060002128 A KR 20060002128A
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사승훈
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매그나칩 반도체 유한회사
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Abstract

본 발명은 단채널 효과를 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 소자분리막이 형성된 실리콘 기판을 제공하는 단계; 상기 소자분리막에 의해 한정된 기판 액티브 영역 상에 에피 실리콘층을 성장시키는 단계; 상기 에피 실리콘층 상에 게이트를 형성하는 단계; 상기 게이트 양측의 에피 실리콘층 내에 LDD 영역을 형성하는 단계; 상기 기판 결과물에 대해 확산속도가 서로 다른 불순물들을 차례로 이온주입하여 상기 LDD 영역 아래에 제1할로 이온주입 영역을 형성함과 아울러 상기 제1할로 이온주입 영역 아래에 제2할로 이온주입 영역을 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트 양측의 에피 실리콘층을 포함한 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.The present invention discloses a method for manufacturing a semiconductor device capable of improving short channel effects. The disclosed invention is provided with a silicon substrate formed with an isolation film; Growing an epi silicon layer on the substrate active region defined by the device isolation film; Forming a gate on the epi silicon layer; Forming an LDD region in the epitaxial silicon layers on both sides of the gate; By implanting impurities having different diffusion rates with respect to the substrate product in order to form a first halo ion implantation region under the LDD region, and to form a second halo ion implantation region under the first halo ion implantation region step; Forming spacers on both side walls of the gate; And forming a source / drain region in the substrate surface including the epitaxial silicon layers on both sides of the gate.

Description

반도체 소자 제조방법{method for manufacturing semiconductor device}Method for manufacturing semiconductor device

도 1a 내지 도 1d는 종래의 반도체 소자 제조방법을 설명하기 위한 도면.1A to 1D are views for explaining a conventional semiconductor device manufacturing method.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 도면.2A to 2F are diagrams for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 에피 실리콘층 24 : 게이트23: epi silicon layer 24: gate

25 : LDD 영역 26 : 제1할로 이온주입 영역25: LDD region 26: first halo ion implantation region

27 : 제2할로 이온주입 영역 28 : 스페이서27: second halo ion implantation region 28: spacer

29 : 소오스/드레인 영역 30 : 실리사이드29 source / drain region 30 silicide

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 단채널 효과를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving short channel effects.

반도체 소자가 고집적화되어 게이트 전극의 길이가 마이크로미터(㎛)이하로 감소됨에 따라 소자의 단채널 효과(short channel effect)의 증가가 큰 문제로 대 두되고 있다. 이러한 단채널 효과는 소오스/드레인(source/drain) 영역으로부터 채널영역으로의 측면 확산에 의해 유효채널길이(effective channel length)가 감소되어 발생한다. 특히 단채널 효과는 채널길이가 0.20㎛ 이하로 감소됨에 따라 더욱 커지고 있다. 심한 경우 유효채널길이가 거의 없어져 소오스에서 드레인으로 직접 전류가 흐르는 펀치 스루우(punch-through) 현상이 발생하며, 이에 따라 게이트 동작 특성이 저하되고 있는 실정이다. As the semiconductor device is highly integrated and the length of the gate electrode is reduced to less than or equal to micrometers (μm), an increase in short channel effect of the device is a big problem. This short channel effect is caused by the effective channel length being reduced by lateral diffusion from the source / drain region to the channel region. In particular, the short channel effect is further increased as the channel length is reduced to 0.20 μm or less. In severe cases, the effective channel length is virtually eliminated, and a punch-through phenomenon occurs in which a current flows directly from the source to the drain, resulting in deterioration of the gate operation characteristic.

따라서 단채널 효과를 감소시키면서 집적도를 높일 수 있는 반도체 소자 제조방법이 요구되고 있다. Therefore, there is a need for a method of manufacturing a semiconductor device capable of increasing the integration degree while reducing the short channel effect.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the prior art, which will be described below.

도 1a를 참조하면, 소자분리막(12)이 형성된 실리콘 기판(11)에 웰(미도시)형성 및 문턱전압 조절을 위한 불순물 이온주입을 진행한다. 그런 다음, 상기 기판 결과물 상에 게이트 산화막(14a)과 게이트 폴리실리콘막(14b)을 차례로 형성한 후, 이들을 패터닝하여 게이트(14)를 형성한다.Referring to FIG. 1A, impurity ions are implanted into a silicon substrate 11 on which the device isolation layer 12 is formed to form a well (not shown) and adjust a threshold voltage. Then, the gate oxide film 14a and the gate polysilicon film 14b are sequentially formed on the substrate resultant, and then patterned to form the gate 14.

도 1b를 참조하면, 상기 기판 결과물에 대해 이온주입을 진행하고, 이를 통해, 게이트(14) 양측의 기판(11) 표면내에 LDD 영역(15)을 형성한다.Referring to FIG. 1B, ion implantation is performed on the substrate resultant, thereby forming the LDD region 15 in the surface of the substrate 11 on both sides of the gate 14.

도 1c를 참조하면, 상기 기판 결과물에 대해 재차 불순물들을 틸트 이온주입하여 상기 LDD 영역(15) 아래에 할로 이온주입 영역(16)을 형성한다. Referring to FIG. 1C, the ion implantation region 16 is formed under the LDD region 15 by tilting the impurities again with respect to the substrate resultant.

도 1d를 참조하면, 공지의 공정에 따라 게이트(14)의 양측벽에 스페이서(18)를 형성한 다음, 상기 기판 결과물에 대해 불순물 이온주입을 진행하여 상기 스페 이서(18)를 포함한 게이트(14) 양측의 기판 내에 소오스/드레인 영역(19)을 형성한다. 그리고나서, 상기 게이트(14)와 소오스/드레인 영역(19)의 표면에 선택적으로 실리사이드(20)를 형성한다..Referring to FIG. 1D, a spacer 18 is formed on both sidewalls of the gate 14 according to a known process, and then impurity ion implantation is performed on the substrate resultant to form the gate 14 including the spacer 18. ) Source / drain regions 19 are formed in the substrates on both sides. Then, silicide 20 is selectively formed on the surfaces of the gate 14 and the source / drain regions 19.

그러나, 전술한 종래 반도체 소자의 제조방법은 다음과 같은 문제점이 있다. However, the above-described method for manufacturing a semiconductor device has the following problems.

일반적으로 소자의 고집적화가 진행됨에 따라 단채널효과가 발생하여 소자 특성이 열화되고 있으며, 이를 해결하기 위해서는 얕은 접합의 형성이 필요하다. 그런데, 종래 기술로는 얕은 접합의 형성이 어려우므로, 이를 대신하기 위해 채널 부근의 웰 농도를 조절하는 이온주입, 즉, 문턱전압 조절을 위한 이온주입을 수행하고 있지만, 이 방법은 소자가 점점 작아짐에 따라 웰 농도가 높아지게 됨으로써 오히려 채널로 흐르는 캐리어들의 이동도를 떨어뜨리게 되어 소자 특성의 감소를 초래하게 된다. In general, as the integration of devices proceeds, short channel effects occur and device characteristics deteriorate. To solve this problem, shallow junctions are required. However, in the prior art, since it is difficult to form a shallow junction, in order to replace the ion implantation to control the well concentration in the vicinity of the channel, that is, to perform the ion implantation for adjusting the threshold voltage, but the method becomes smaller As the well concentration increases, the mobility of carriers flowing into the channel is reduced, resulting in a decrease in device characteristics.

결국, 종래에는 소자의 고집적화에 따른 단채널효과의 발생을 억제함에 어려움이 있는 바, 소자 특성을 확보함에 어려움이 있다. As a result, in the related art, there is a difficulty in suppressing occurrence of a short channel effect due to high integration of the device, and thus, it is difficult to secure device characteristics.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자의 단채널 효과를 개선하면서 채널 영역의 캐리어의 이동도를 높여 소자 특성을 향상시킬 수 있는 반도체 소자 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device that can improve device characteristics by improving the mobility of carriers in a channel region while improving the short channel effect of the device. There is this.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막이 형성된 실리콘 기판을 제공하는 단계; 상기 소자분리막에 의해 한정된 기판 액티브 영역 상에 에피 실리콘층을 성장시키는 단계; 상기 에피 실리콘층 상에 게이트를 형성하는 단계; 상기 게이트 양측의 에피 실리콘층 내에 LDD 영역을 형성하는 단계; 상기 기판 결과물에 대해 확산속도가 서로 다른 불순물들을 차례로 이온주입하여 상기 LDD 영역 아래에 제1할로 이온주입 영역을 형성함과 아울러 상기 제1할로 이온주입 영역 아래에 제2할로 이온주입 영역을 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트 양측의 에피 실리콘층을 포함한 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a step of providing a silicon substrate with a device isolation film; Growing an epi silicon layer on the substrate active region defined by the device isolation film; Forming a gate on the epi silicon layer; Forming an LDD region in the epitaxial silicon layers on both sides of the gate; By implanting impurities having different diffusion rates with respect to the substrate product in order to form a first halo ion implantation region under the LDD region, and to form a second halo ion implantation region under the first halo ion implantation region step; Forming spacers on both side walls of the gate; And forming a source / drain region in the surface of the substrate including the epitaxial silicon layers on both sides of the gate.

상기 에피 실리콘은 100∼1000Å의 두께로 성장시키며, 상기 할로 이온주입은 1차로 인듐 이온을 주입하고, 2차로 붕소 이온을 주입한다. 여기서, 상기 1차 인듐 이온의 할로 이온주입은 50∼150KeV의 에너지 및 1.0E13∼ 3.0E13 원자/㎠의 도우즈를 가지고 20∼50°틸트시켜 수행하며, 상기 2차 붕소 이온의 할로 이온주입은 10∼20KeV의 에너지 및 1.0E12∼2.0E13 원자/㎠의 도우즈를 가지고 7∼30°틸트시켜 수행한다. 그리고, 상기 1차 인듐 이온의 할로 이온주입 및 2차 붕소 이온의 할로 이온주입은 소망하는 도우즈가 얻어지도록 2회 또는 4회로 나누어 수행한다.The epi silicon is grown to a thickness of 100 ~ 1000Å, the halo ion implantation is first implanted with indium ions, secondly boron ions are implanted. Here, halo ion implantation of the primary indium ion is performed by tilting 20 to 50 ° with energy of 50 to 150 KeV and dose of 1.0E13 to 3.0E13 atoms / cm 2, and halo ion implantation of the secondary boron ion This is done by tilting 7-30 ° with an energy of 10-20 KeV and a dose of 1.0E12-2.0E13 atoms / cm 2. The halo ion implantation of the primary indium ions and the halo ion implantation of the secondary boron ions are performed twice or four times so as to obtain a desired dose.

한편, 상기 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트와 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 더 포함한다.Meanwhile, after the forming of the source / drain regions, the method may further include forming silicide on surfaces of the gate and the source / drain regions.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.                     

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.2A to 2F are diagrams for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 소자분리막(22)이 형성된 실리콘 기판(21)의 액티브 영역 상에 문턱전압을 조절하기 위한 문턱전압 조절용 이온주입을 진행함이 없이 선택적 에피텍셜 성장(Selective Epitaxial Growth)법에 따라 100∼1000Å의 두께로 에피 실리콘층(23)을 성장시킨다. Referring to FIG. 2A, the selective epitaxial growth method is performed without performing ion implantation for adjusting the threshold voltage on the active region of the silicon substrate 21 on which the device isolation layer 22 is formed. Thus, the epi silicon layer 23 is grown to a thickness of 100 to 1000 mW.

여기서, 종래의 기술에서는 소자의 문턱전압을 조절하기 위해 액티브 영역의 채널 형성 영역에 문턱전압 조절용 이온주입을 진행한다. 그러나, 소자가 작아짐에 따라 채널 영역에 불순물의 농도가 높아져서 캐리어의 이동도를 감소시키는 문제점이 있다. 따라서, 본 발명에서는 채널영역의 불순물의 농도를 감소시키기 위하여, 상기 문턱전압용 이온주입을 진행하지 않으며, 후속 열처리 진행시 상기 채널형성 영역에 기판 내부의 불순물이 확산해 들어가서 문턱전압 조절 역할을 한다.Here, in the prior art, ion implantation for adjusting the threshold voltage is performed in the channel formation region of the active region in order to adjust the threshold voltage of the device. However, as the device becomes smaller, the concentration of impurities in the channel region is increased, thereby reducing the mobility of the carrier. Therefore, in the present invention, in order to reduce the concentration of impurities in the channel region, the ion implantation for the threshold voltage is not performed, and during the subsequent heat treatment, impurities in the substrate diffuse into the channel forming region to play a role of controlling the threshold voltage. .

도 2b를 참조하면, 상기 에피 실리콘층(23)을 포함한 기판 결과물 상에 게이트 산화막(24a)과 게이트 폴리실리콘막(24b)을 차례로 형성한 후, 이들을 패터닝하여 게이트(24)를 형성한다.Referring to FIG. 2B, the gate oxide layer 24a and the gate polysilicon layer 24b are sequentially formed on the substrate product including the epitaxial silicon layer 23, and then patterned to form the gate 24.

도 2c를 참조하면, 상기 기판 결과물에 대해 불순물 이온주입을 진행하여 게이트(24) 양측의 에피 실리콘층(23) 내에 LDD 영역(25)을 형성한다.Referring to FIG. 2C, the LDD region 25 is formed in the epitaxial silicon layer 23 on both sides of the gate 24 by performing impurity ion implantation on the substrate resultant.

도 2d를 참조하면, 상기 기판 결과물에 대해 확산속도가 서로 다른 불순물들을 차례로 이온주입하여 상기 LDD 영역(25) 아래에 제1할로 이온주입 영역(26)을 형성하고, 아울러, 상기 제1할로 이온주입 영역(26)의 아래에 제2할로 이온주입 영 역(27)을 형성한다. Referring to FIG. 2D, impurities having different diffusion rates are sequentially implanted with respect to the substrate product to form a first halo ion implantation region 26 under the LDD region 25, and the first halo ions. A second halo ion implantation region 27 is formed below the implantation region 26.

상기 할로 이온주입은 1차로 인듐 이온을 주입하고, 2차로 붕소 이온을 주입한다. 또한, 상기 1차 인듐 이온의 할로 이온주입은 50∼150KeV의 에너지 및 1.0E13∼3.0E13 원자/㎠의 도우즈를 가지고 20∼50°틸트시켜 수행하며, 상기 2차 붕소 이온의 할로 이온주입은 10∼20KeV의 에너지 및 1.0E12∼2.0E13 원자/㎠의 도우즈를 가지고 7∼30°틸트시켜 수행한다. 이때, 상기 1차 인듐 이온의 할로 이온주입 및 2차 붕소 이온의 할로 이온주입은 소망하는 도우즈가 얻어지도록 2회 또는 4회로 나누어 수행할 수 있다. In the halo ion implantation, indium ions are first implanted, and boron ions are secondly implanted. In addition, the halo ion implantation of the primary indium ion is performed by tilting 20 to 50 ° with energy of 50 to 150 KeV and dose of 1.0E13 to 3.0E13 atoms / cm 2, and the halo ion implantation of the secondary boron ion This is done by tilting 7-30 ° with an energy of 10-20 KeV and a dose of 1.0E12-2.0E13 atoms / cm 2. In this case, the halo ion implantation of the primary indium ions and the halo ion implantation of the secondary boron ions may be performed in two or four times to obtain a desired dose.

도 2e를 참조하면, 상기 게이트(24)의 양측벽에 공지의 공정에 따라 스페이서(28)를 형성한 다음, 기판 결과물에 재차 불순물 이온주입을 행하여 게이트(24) 양측의 에피 실리콘층(23)을 포함한 기판 표면 내에 소오스/드레인 영역(29)을 형성한다.Referring to FIG. 2E, spacers 28 are formed on both sidewalls of the gate 24 according to a known process, and then impurity ions are implanted into the substrate resultant again to form epitaxial silicon layers 23 on both sides of the gate 24. Source / drain regions 29 are formed in the substrate surface, including.

도 2f를 참조하면, 공지의 공정에 따라 상기 게이트(24)와 소오스/드레인 영역(29)의 표면에 선택적으로 실리사이드(30)를 형성한다.Referring to FIG. 2F, silicide 30 is selectively formed on the surfaces of the gate 24 and the source / drain regions 29 according to a known process.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자를 완성한다. Thereafter, although not shown, a series of known subsequent processes are sequentially performed to complete the semiconductor device according to the present invention.

상기에서, 채널형성 영역에 에피 실리콘층을 성장시키고, 채널영역에 문턱전압용 이온주입을 진행하지 않는다. 이렇게 함으로써, 채널영역의 불순물 농도를 감소시키고 채널내 캐리어의 이동도를 높여주어 소자의 성능을 향상시킬 수 있다.In the above, an epitaxial silicon layer is grown in the channel formation region, and ion implantation for threshold voltage is not performed in the channel region. By doing so, it is possible to reduce the impurity concentration in the channel region and increase the mobility of carriers in the channel, thereby improving the performance of the device.

또한, 할로이온주입 영역에 확산속도의 차이가 있는 두 종류의 불순물을 주 입하여, 확산속도가 느린 불순물은 소오스/드레인 영역 측면의 농도를 높여주어 단채널 효과를 개선하고, 확산속도가 빠른 불순물은 일부가 채널쪽으로 이동하여 문턱전압을 조절하는 역할을 한다. 이렇게 함으로써, 단채널 효과를 개선할 수 있다.Also, by injecting two kinds of impurities with different diffusion rates into the halo ion implantation region, impurities with a slow diffusion rate improve the short channel effect by increasing the concentration of the source / drain region side, and impurities having a high diffusion rate. The part moves to the channel to adjust the threshold voltage. By doing this, the short channel effect can be improved.

이상에서와 같이, 본 발명은 채널형성 영역에 에피 실리콘층을 성장시키고, 채널영역에 문턱전압용 이온주입을 진행하지 않음으로써, 채널내 캐리어의 이동도를 높여 소자 성능을 향상시킬 수 있다.As described above, the present invention can improve the device performance by increasing the mobility of carriers in the channel by growing an epitaxial silicon layer in the channel formation region and not performing ion implantation for threshold voltage in the channel region.

또한, 본 발명은 확산속도의 차이를 가진 두 종류의 불순물을 할로이온주입 하여 단채널 효과를 개선할 수 있다. In addition, the present invention can improve the short channel effect by injecting two types of impurities having a difference in diffusion rate.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (7)

소자분리막이 형성된 실리콘 기판을 제공하는 단계;Providing a silicon substrate on which an isolation layer is formed; 상기 소자분리막에 의해 한정된 기판 액티브 영역 상에 에피 실리콘층을 성장시키는 단계; Growing an epi silicon layer on the substrate active region defined by the device isolation film; 상기 에피 실리콘층 상에 게이트를 형성하는 단계; Forming a gate on the epi silicon layer; 상기 게이트 양측의 에피 실리콘층 내에 LDD 영역을 형성하는 단계; Forming an LDD region in the epitaxial silicon layers on both sides of the gate; 상기 기판 결과물에 대해 확산속도가 서로 다른 불순물들을 차례로 이온주입하여 상기 LDD 영역 아래에 제1할로 이온주입 영역을 형성함과 아울러 상기 제1할로 이온주입 영역 아래에 제2할로 이온주입 영역을 형성하는 단계; By implanting impurities having different diffusion rates with respect to the substrate product in order to form a first halo ion implantation region under the LDD region, and to form a second halo ion implantation region under the first halo ion implantation region step; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 및 Forming spacers on both side walls of the gate; And 상기 게이트 양측의 에피 실리콘층을 포함한 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming a source / drain region in the surface of the substrate including the epitaxial silicon layers on both sides of the gate. 제 1 항에 있어서, 상기 에피 실리콘은 100∼1000Å의 두께로 성장시키는 것을 특징으로 하는 반조체 소자의 제조방법.The method according to claim 1, wherein the epi silicon is grown to a thickness of 100 to 1000 GPa. 제 1 항에 있어서, 상기 할로 이온주입은 1차로 인듐 이온을 주입하고, 2차로 붕소 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the halo ion implantation comprises first implanting indium ions and second boron ions. 제 3 항에 있어서, 상기 1차 인듐 이온의 할로 이온주입은 50∼150KeV의 에너지 및 1.0E13∼3.0E13 원자/㎠의 도우즈를 가지고 20∼50°틸트시켜 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.4. The semiconductor device according to claim 3, wherein the halo ion implantation of the primary indium ions is performed by tilting 20 to 50 ° with energy of 50 to 150 KeV and dose of 1.0E13 to 3.0E13 atoms / cm 2. Manufacturing method. 제 3 항에 있어서, 상기 2차 붕소 이온의 할로 이온주입은 10∼20KeV의 에너지 및 1.0E12∼2.0E13 원자/㎠의 도우즈를 가지고 7∼30°틸트시켜 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.4. The semiconductor device according to claim 3, wherein the halo ion implantation of the secondary boron ions is performed by tilting 7 to 30 DEG with energy of 10 to 20 KeV and dose of 1.0E12 to 2.0E13 atoms / cm2. Manufacturing method. 제 4 항 또는 제 5 항에 있어서, 상기 1차 인듐 이온의 할로 이온주입 및 2차 붕소 이온의 할로 이온주입은 소망하는 도우즈가 얻어지도록 2회 또는 4회로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 제조방법The semiconductor device according to claim 4 or 5, wherein the halo ion implantation of the primary indium ions and the halo ion implantation of the secondary boron ions are performed twice or four times so as to obtain a desired dose. Manufacturing Method 제 1 항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계 후, The method of claim 1, wherein after forming the source / drain regions, 상기 게이트와 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And forming silicide on surfaces of the gate and source / drain regions.
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