KR20060000346A - Structure and manufacturing method of the trench type transistor - Google Patents

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Abstract

본 발명은 트렌치형 트랜지스터 구조 및 그 제조 방법에 관한 것으로, 특히 본 발명의 트랜지스터 구조는 반도체 기판에 형성된 소자 분리막과, 소자 분리막 사이의 반도체 기판 일부가 식각되며 상부 에지 및 하부 에지가 경사지게 완만한 지형을 갖는 트렌치와, 트렌치의 상부 에지와 트렌치 측벽과 트렌치의 하부 에지에 연장되게 형성된 게이트 절연막과, 게이트 절연막 상부에 형성된 게이트 전극과, 게이트 전극의 양쪽인 트렌치 상부면 및 트렌치 하부면의 반도체 기판에 불순물 도펀트가 주입된 소오스/드레인 영역을 포함하여 이루어진다. 그러므로 본 발명은 트렌치 상부 및 하부 에지의 모서리를 경사지게 완만하게 식각함으로써 트렌치 에지 부분의 전계 집중을 줄이면서 게이트 절연막의 전기적 열화를 미연에 방지할 수 있다.The present invention relates to a trench type transistor structure and a method of manufacturing the same. In particular, the transistor structure of the present invention includes a device isolation layer formed on a semiconductor substrate and a topography of which a portion of the semiconductor substrate between the device isolation layers is etched and the upper and lower edges are inclined smoothly. A trench having a trench, a gate insulating film formed on the upper edge and the trench sidewalls of the trench, and a lower edge of the trench, a gate electrode formed on the gate insulating film, and a semiconductor substrate on both of the trench upper and lower trench surfaces of the gate electrode. And a source / drain region into which an impurity dopant is implanted. Therefore, the present invention can prevent the electrical deterioration of the gate insulating film while reducing the electric field concentration of the trench edge portion by etching the edges of the trench upper and lower edges in an inclined gentle manner.

트렌치형 트랜지스터, 에지 모서리, 전계 집중 Trench Transistors, Edge Edges, Field Concentration

Description

트렌치형 트랜지스터 구조 및 그 제조 방법{Structure and manufacturing method of the trench type transistor} Trench type transistor structure and method of manufacturing the same {Structure and manufacturing method of the trench type transistor}             

도 1은 종래 기술에 의한 트렌치형 트랜지스터 구조를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a trench transistor structure according to the prior art,

도 2는 본 발명에 따른 트렌치형 트랜지스터 구조를 나타낸 수직 단면도,2 is a vertical cross-sectional view showing a trench transistor structure according to the present invention;

도 3a 내지 도 3g는 본 발명에 따른 트렌치형 트랜지스터 제조 방법을 설명하기 위한 공정 순서도.
3A to 3G are flowcharts illustrating a method of manufacturing a trench transistor according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104, 110 : 버퍼막 106, 112, 126 : 하드 마스크104, 110: buffer films 106, 112, 126: hard mask

108 : 트렌치 109 : 경사진 상부 에지108: trench 109: inclined top edge

114 : 측벽 스페이서 116 : LOCOS 산화막114: sidewall spacer 116: LOCOS oxide film

118 : 경사진 하부 에지 120 : 게이트 절연막118: inclined lower edge 120: gate insulating film

122, 124 : 게이트 전극 128 : 스페이서122, 124: gate electrode 128: spacer

130a, 130b : 소오스/드레인 영역130a, 130b: source / drain regions

132 : 경사진 에지 132: beveled edge

본 발명은 트렌치형 트랜지스터에 관한 것으로서, 특히 트렌치형 트랜지스터 구조 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to trench type transistors, and more particularly to trench type transistor structures and manufacturing methods thereof.

반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭이 서브미크론 이하로 이르게 되었다. 이로 인해 모스(MOS)형 트랜지스터 내에는 핫 캐리어(hot carrier) 현상이 발생하게 되는데, 이 핫 캐리어 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이때 발생된 정공들이 기판 방향으로 빠져나가게 된다. 반면에, 전자는 게이트 절연막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.The development of miniaturization due to the high integration of semiconductor devices has led to the current line width of transistors being sub-micron or less. As a result, a hot carrier phenomenon occurs in the MOS transistor. When the channel length is short compared to an externally applied voltage, a horizontal electric field is largely concentrated toward the drain region, and thus the electrical The deterioration of properties and the holes generated at this time exit the direction of the substrate. On the other hand, the electrons are trapped under the gate insulating layer or under the spacer, thereby affecting the threshold voltage.

이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역이 짧아지지만 공급전원전압이 변함없이 일정하기 때문에 반도체기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 더욱이, 소오스영역과 드레인영역 사이에 있는 캐리어의 이동통로인 채널의 길이가 짧을수록 더 심하게 나타난다.This hot carrier phenomenon occurs when the high field is applied to the channel of the semiconductor substrate because the channel region is shortened due to the miniaturization of the device but the supply power supply voltage is constant. Moreover, the shorter the channel length, which is the movement path of the carrier between the source region and the drain region, is more severe.

상기 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터의 제조공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있는데, 이는 게이트전극을 사이에 두고 기판내에 있는 소오스/드레인영역의 이온주입농도가 게이트전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층구조의 접합(graded junction)을 형성함으로써 전기장의 급격한 변화를 줄이기 위한 것이다.In order to overcome the hot carrier effect, most transistor manufacturing processes adopt a LDD (Lightly Doped Drain) structure, in which the ion implantation concentration of the source / drain region in the substrate is positioned near the edge of the gate electrode with the gate electrode interposed therebetween. In order to reduce the abrupt change in the electric field by forming a graded junction of the low concentration while in the other central portion and high concentration in the other central portion.

하지만 반도체소자의 고집적화 추세에 의해 계속적으로 채널길이가 짧아지기 때문에 상술한 LDD 구조의 트랜지스터 역시 쇼트 채널 현상이 발생하게 된다. 이러한 쇼트 채널 현상을 방지하기 위하여 최근에는 트렌치형 트랜지스터 구조가 제안되었다.However, since the channel length is continuously shortened by the trend of higher integration of semiconductor devices, the transistor of the LDD structure described above also generates a short channel phenomenon. In order to prevent the short channel phenomenon, a trench transistor structure has recently been proposed.

도 1은 종래 기술에 의한 트렌치형 트랜지스터 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 기술에 의한 트렌치형 트랜지스터 구조의 일 예는 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 구조의 소자분리막(12)이 형성되어 있으며 소자 분리막(12) 사이의 기판 일부가 식각된 트렌치가 형성되어 있으며 트렌치의 상부 에지(26)와 트렌치 측벽과 트렌치 하부 에지(26) 에 연장되게 게이트 절연막(14)이 형성되어 있으며 게이트 절연막(14) 상부에 다층 구조의 게이트 전극(16, 18)이 형성되어 있으며 그 위에 절연 물질의 하드 마스크(20)가 형성되어 있다. 이때 게이트 전극은 하부에 도프트 폴리실리콘층(16)이, 그리고 그 위에는 텅스텐 실리사이드 등의 금속 실리사이드(18)가 적층된 구조로 이루어진다. 또 하드마스크(20), 게이트 전극(16, 18) 및 게이트 절연막(14)의 측벽에는 절연 물질의 스페이서(22)가 형성되어 있다. 또한 게이트 전극(16, 18) 양쪽의 반도체 기판(10)에는 불순물 도펀트가 주입된 소오스/드레인 영역(24a, 24b)이 형성되어 있다. 이때 소오스/드레인 영역(24a, 24b)은 반도체 기판(10)의 트렌치 상부면과 트렌치 하부면에 각각 형성되어 서로 단차를 갖게 된다. 1 is a vertical cross-sectional view showing a trench transistor structure according to the prior art. Referring to FIG. 1, an example of a trench transistor structure according to the related art is a semiconductor substrate 10, in which a device isolation film 12 having a shallow trench isolation (STI) structure is formed on a silicon substrate, and between the device isolation films 12. A trench formed by etching a portion of the substrate is formed, and a gate insulating layer 14 is formed to extend on the upper edge 26 and the trench sidewalls and the trench lower edge 26 of the trench, and a multi-layer structure is formed on the gate insulating layer 14. Gate electrodes 16 and 18 are formed, and a hard mask 20 of insulating material is formed thereon. In this case, the gate electrode has a structure in which a doped polysilicon layer 16 is stacked on the bottom, and a metal silicide 18 such as tungsten silicide is stacked thereon. In addition, spacers 22 of an insulating material are formed on sidewalls of the hard mask 20, the gate electrodes 16 and 18, and the gate insulating layer 14. In addition, source / drain regions 24a and 24b in which impurity dopants are implanted are formed in the semiconductor substrate 10 on both gate electrodes 16 and 18. In this case, the source / drain regions 24a and 24b may be formed on the trench upper surface and the trench lower surface of the semiconductor substrate 10, respectively, to have steps.                         

이와 같은 종래 트렌치형 트랜지스터는 트렌치 상부 에지(26), 측벽 및 하부 에지(26)에 걸쳐 게이트 전극(16, 18)이 형성되기 때문에 반도체 기판 표면에 게이트 전극이 형성되는 일반 트랜지스터에 비해 채널 길이가 증가하게 되어 쇼트 채널 효과를 최소화할 수 있다.In the conventional trench-type transistor, since the gate electrodes 16 and 18 are formed over the trench upper edge 26, the sidewalls, and the lower edge 26, the channel length of the conventional trench transistor is higher than that of the general transistor in which the gate electrode is formed on the surface of the semiconductor substrate. This increases the short channel effect.

하지만 종래 기술에 의한 트렌치형 트랜지스터는 트렌치 상부 에지(26) 및 하부 에지(26)의 모서리 부분에 전계가 집중되기 때문에 해당 부위의 게이트 절연막(14)이 전기적으로 열화되는 문제점이 있었다.
However, the trench transistor according to the related art has a problem that the gate insulating layer 14 of the corresponding region is electrically deteriorated because the electric field is concentrated at the corners of the trench upper edge 26 and the lower edge 26.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 상부 및 하부 에지의 모서리를 경사지게 완만하게 식각함으로써 트렌치 에지 부분의 전계 집중을 줄이면서 게이트 절연막의 전기적 열화를 미연에 방지할 수 있는 트렌치형 트랜지스터 구조 및 그 제조 방법을 제공하는데 있다.
An object of the present invention is to obliquely gently etch the corners of the upper and lower edges of the trench in order to solve the problems of the prior art as described above can reduce the electric field concentration of the trench edge portion while preventing electrical degradation of the gate insulating film in advance. The present invention provides a trench transistor structure and a method of manufacturing the same.

상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 트렌치에 형성된 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터에 있어서, 반도체 기판에 형성된 소자 분리막과, 소자 분리막 사이의 반도체 기판 일부가 식각되며 상부 에지 및 하부 에지가 경사지게 완만한 지형을 갖는 트렌치와, 트렌치의 상부 에지와 트렌치 측벽과 트렌치의 하부 에지에 연장되게 형성된 게이트 절연막과, 게이트 절연 막 상부에 형성된 게이트 전극과, 게이트 전극의 양쪽인 트렌치 상부면 및 트렌치 하부면의 반도체 기판에 불순물 도펀트가 주입된 소오스/드레인 영역을 포함하여 이루어진다.In order to achieve the above object, the present invention provides a transistor having a gate electrode and a source / drain region formed in a trench of a semiconductor substrate, wherein a portion of the semiconductor substrate between the device isolation layer and the device isolation layer is etched, A trench having a topographically slanted edge, a gate insulating film formed on the upper edge and the trench sidewalls of the trench, and a lower edge of the trench, a gate electrode formed on the gate insulating film, a trench upper surface on both sides of the gate electrode, and And a source / drain region in which an impurity dopant is implanted into the semiconductor substrate on the lower surface of the trench.

상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 기판의 트렌치에 형성된 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터 제조 방법에 있어서, 반도체 기판에 소자 분리막을 형성하며 소자 분리막 사이의 반도체 기판 일부를 일정 깊이로 건식 식각하여 트렌치를 형성하는 단계와, 트렌치 표면의 반도체 기판을 습식 식각하여 트렌치의 상부 에지를 경사지게 완만하게 형성하는 단계와, 트렌치의 하부 에지를 경사지게 형성하는 단계와, 트렌치의 상부 에지와 트렌치 측벽과 트렌치의 하부 에지에 연장되게 게이트 절연막을 형성하는 단계와, 게이트 절연막 상부에 게이트 전극을 형성하는 단계와, 게이트 전극의 양쪽인 트렌치 상부면 및 트렌치 하부면의 반도체 기판에 불순물 도펀트를 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
In order to achieve the above object, the present invention provides a transistor manufacturing method having a gate electrode and a source / drain region formed in a trench of a semiconductor substrate. Dry etching to a depth to form a trench; wet etching a semiconductor substrate on the trench surface to form a slanted, smoothly top edge of the trench; slanting a bottom edge of the trench; Forming a gate insulating film extending over the trench sidewalls and the lower edge of the trench; forming a gate electrode over the gate insulating film; and implanting impurity dopants into semiconductor substrates on both the trench upper surface and the trench lower surface of the gate electrode; To form source / drain regions It includes.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 트렌치형 트랜지스터 구조를 나타낸 수직 단면도이다. 도 2를 참조하면 본 발명에 따른 트렌치형 트랜지스터는 반도체 기판(100)으로서 실리콘 기판에 STI 구조의 소자분리막(102)이 형성되어 있으며 소자 분리막(102) 사이의 기판 일부가 식각된 트렌치가 형성되어 있다. 이때 본 발명의 트렌치는 상부 에지(132) 및 하부 에지(132)가 경사지게 완만한 지형을 갖는다. 트렌치의 상부 에지(132)와 트렌치 측벽과 트렌치의 하부 에지 및 그 바닥에 연장되게 게이트 절연막(120)이 형성되어 있으며, 게이트 절연막(120) 상부에 다층 구조의 게이트 전극(122, 124)이 형성되어 있으며 그 위에 절연 물질의 하드 마스크(126)가 형성되어 있다. 이때 게이트 전극은 하부에 도프트 폴리실리콘층(122)이, 그리고 그 위에 텅스텐 실리사이드 등의 금속 실리사이드(124)가 적층된 구조로 이루어진다. 또 하드마스크(126), 게이트 전극(124, 122) 및 게이트 절연막(120)의 측벽에는 절연 물질의 스페이서(128)가 형성되어 있다. 또한 게이트 전극(122, 124) 양쪽의 반도체 기판(100)에는 불순물 도펀트가 주입된 소오스/드레인 영역(130a, 130b)이 형성되어 있다. 이때 소오스/드레인 영역(130a, 130b)은 반도체 기판(100)의 트렌치 상부면과 트렌치 하부면에 각각 형성되기 때문에 서로 단차를 갖게 된다.2 is a vertical cross-sectional view showing a trench transistor structure according to the present invention. Referring to FIG. 2, in the trench transistor according to the present invention, a device isolation film 102 having an STI structure is formed on a silicon substrate as a semiconductor substrate 100, and a trench is formed by etching a portion of the substrate between the device isolation films 102. have. At this time, the trench of the present invention has a terrain in which the upper edge 132 and the lower edge 132 are inclined smoothly. A gate insulating layer 120 is formed on the upper edge 132 of the trench, the sidewalls of the trench, the lower edge of the trench, and a bottom thereof, and gate electrodes 122 and 124 having a multi-layer structure are formed on the gate insulating layer 120. And a hard mask 126 of insulating material is formed thereon. In this case, the gate electrode has a structure in which a doped polysilicon layer 122 and a metal silicide 124 such as tungsten silicide are stacked thereon. In addition, spacers 128 of an insulating material are formed on sidewalls of the hard mask 126, the gate electrodes 124 and 122, and the gate insulating layer 120. In addition, source / drain regions 130a and 130b into which the impurity dopant is implanted are formed in the semiconductor substrate 100 on both gate electrodes 122 and 124. In this case, the source / drain regions 130a and 130b are formed on the trench upper surface and the trench lower surface of the semiconductor substrate 100, respectively, and thus have a step difference.

이와 같이 구성된 본 발명에 따른 트렌치형 트랜지스터 구조는 트렌치 상부 에지(132) 및 하부 에지(132)의 모서리가 경사지게 완만한 지형을 갖고 있기 때문에 소자 작동시 트렌치 에지 부분의 전계 집중을 줄일 수 있으며 이에 따라 트렌치 에지(132) 부분에서 게이트 절연막(120)의 전기적 열화를 방지할 수 있다.The trench-type transistor structure according to the present invention configured as described above has a topography of which the edges of the trench upper edge 132 and the lower edge 132 are inclined smoothly, thereby reducing the electric field concentration of the trench edge portion during device operation. Electrical degradation of the gate insulating layer 120 may be prevented at the trench edge 132.

도 3a 내지 도 3g는 본 발명에 따른 트렌치형 트랜지스터 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면 본 발명에 따른 트렌치형 트랜지스터는 다음과 같은 제조 공정에 따라 제조된다.3A through 3G are flowcharts illustrating a method of manufacturing a trench transistor according to the present invention. Referring to these drawings, the trench transistor according to the present invention is manufactured according to the following manufacturing process.

우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 공정을 진행하여 트랜지스터의 활성 영역과 비활성 영역을 구분하는 소자 분리막(102)을 형성한다. 그리고 반도체 기판(100) 상부에 버퍼막(104)으로서 실리콘 산화막을 얇게 증착하고 그 위에 하드 마스크(106)로서 실리콘 질화막을 두껍게 증착한 후에, 트랜지스터의 트렌치 영역을 정의하는 마스크를 이용한 사진 및 식각 공정을 진행하여 순차 적층된 하드 마스크(106) 및 버퍼막(104)을 패터닝한다.First, as shown in FIG. 3A, an STI process is performed on a silicon substrate as a semiconductor substrate 100 to form an isolation layer 102 that separates an active region and an inactive region of a transistor. After a thin deposition of a silicon oxide film as a buffer film 104 on the semiconductor substrate 100 and a thick silicon nitride film as a hard mask 106 thereon, a photo and etching process using a mask defining a trench region of the transistor. Next, the hard mask 106 and the buffer film 104 which are sequentially stacked are patterned.

그 다음 도 3b에 도시된 바와 같이, 하드 마스크(106) 및 버퍼막(104)의 패턴에 의해 드러난 소자 분리막(102) 사이의 반도체 기판(100) 일부를 일정 깊이로 건식 식각하여 트렌치(108)를 형성한다.Next, as shown in FIG. 3B, a portion of the semiconductor substrate 100 between the hard mask 106 and the device isolation layer 102 exposed by the pattern of the buffer layer 104 is dry-etched to a predetermined depth to form the trench 108. To form.

이어서 트렌치(108) 표면의 반도체 기판(100)을 습식 식각하여 트렌치의 상부 에지를 경사지게 완만하게 형성(109)한다.Subsequently, the semiconductor substrate 100 on the surface of the trench 108 is wet etched to form an inclined smooth edge 109 of the upper edge of the trench.

그리고 트렌치(108)의 건식 및 습식 식각 공정시 마스크로 사용된 하드 마스크(106) 및 버퍼막(104)을 제거한다.The hard mask 106 and the buffer film 104 used as masks in the dry and wet etching processes of the trench 108 are removed.

계속해서 도 3c에 도시된 바와 같이, 상기 구조물에서 버퍼막 및 하드 마스크 측면을 축소(retraction)하는 공정을 진행하여 완만한 경사면을 갖는 트렌치 상부 에지를 개방(open)하도록 한다. 혹은 트렌치 상부 에지 끝과 얼라인되는 수직면을 갖도록 한다. 이때 축소된 버퍼막은 도면부호 110으로 그리고 축소된 하드 마스크는 도면 부호 112로 정한다.Subsequently, as shown in FIG. 3C, a process of retracting the buffer layer and the hard mask side surface of the structure is performed to open the trench upper edge having a gentle slope. Or have a vertical plane aligned with the tip of the trench upper edge. In this case, the reduced buffer layer is denoted by reference numeral 110, and the reduced hard mask is denoted by reference numeral 112.

그리고 상기 결과물 전면에 절연박막으로서 실리콘질화막을 얇게 증착하고 트렌치 바닥면이 개방되도록 전면 식각(etch back)한다. 그러면 도 3d와 같이 하 드 마스크(112) 및 버퍼막(110) 상측면과 트렌치 측면에 스페이서(114)가 형성된다.Then, a thin silicon nitride film is deposited as an insulating thin film on the entire surface of the resultant surface and etched back so that the trench bottom surface is opened. Then, as shown in FIG. 3D, spacers 114 are formed on the top surface and the trench side surface of the hard mask 112 and the buffer layer 110.

이어서 도 3e에 도시된 바와 같이, 트렌치 바닥의 반도체 기판(100)에 LOCOS 산화 공정을 실시하여 LOCOS 산화막(116)을 형성한다. 이때 트렌치 측면에는 스페이서(114)가 형성되어 있으므로 개방된 트렌치 바닥에만 LOCOS 산화막(116)이 형성된다.As shown in FIG. 3E, the LOCOS oxidation process is performed on the semiconductor substrate 100 at the bottom of the trench to form the LOCOS oxide film 116. At this time, since the spacer 114 is formed on the trench side, the LOCOS oxide layer 116 is formed only at the bottom of the open trench.

그 다음 LOCOS 산화막(116)을 제거하고 스페이서(114), 하드 마스크(112) 및 버퍼막(110)을 제거하면 도 3f에 도시된 바와 같이, 트렌치의 상부 에지 모서리가 경사지고(109) 트렌치의 하부 에지 모서리또한 경사진(118) 지형을 갖게 된다.Then removing LOCOS oxide 116 and removing spacer 114, hard mask 112, and buffer film 110, the upper edge edge of the trench is inclined 109 and the trench as shown in FIG. 3F. The lower edge edge also has a sloped 118 terrain.

계속해서 도 3g에 도시된 바와 같이, 본 발명에 따라 트렌치 상부 및 하부 에지가 경사진 완만한 지형을 갖는 구조물 전면에 게이트 절연막(120)을 형성하고 그 위에 다층 구조의 게이트 전극(122, 124)을 형성한다. 예를 들어, 게이트 전극은 하부에 도프트 폴리실리콘층(122)을, 상부에 텅스텐 실리사이드 등의 금속 실리사이드(124)를 적층한 구조로 이루어진다. 그 다음 게이트 전극(122, 124) 상부에 절연 물질, 예컨대 실리콘 질화막으로 하드마스크(126)를 형성한다.Subsequently, as shown in FIG. 3G, according to the present invention, a gate insulating film 120 is formed on a front surface of a structure having a gentle topography having sloped upper and lower edges, and a multi-layered gate electrode 122 and 124 thereon. To form. For example, the gate electrode has a structure in which a doped polysilicon layer 122 is stacked below and a metal silicide 124 such as tungsten silicide is stacked thereon. Next, a hard mask 126 is formed on the gate electrodes 122 and 124 with an insulating material such as silicon nitride.

이어서 트렌치형 트랜지스터의 게이트 전극 영역을 정의하는 마스크를 이용한 사진 및 식각 공정을 진행하여 순차 적층된 하드 마스크(126), 게이트 전극(122, 124) 및 게이트 절연막(120)을 패터닝한다. 이로 인해 트렌치의 상부 에지(132)와 트렌치 측벽과 트렌치의 하부 에지(132)에 연장되게 게이트 절연막(120) 패턴이 형성되며, 게이트 절연막(120) 상부에는 다층 구조의 게이트 전극(122, 124) 패턴이 형성되며 그 위에 절연 물질의 하드 마스크(126) 패턴이 형성된다.Subsequently, the hard mask 126, the gate electrodes 122 and 124, and the gate insulating layer 120 that are sequentially stacked are patterned by performing a photolithography and an etching process using a mask defining a gate electrode region of the trench transistor. As a result, a gate insulating layer 120 pattern is formed on the upper edge 132 of the trench, the sidewalls of the trench, and the lower edge 132 of the trench, and the gate electrodes 122 and 124 having a multi-layer structure are formed on the gate insulating layer 120. A pattern is formed thereon and a hard mask 126 pattern of insulating material is formed thereon.

이어서 상기 결과물 전면에 절연물질을 형성한 후에 전면 식각 또는 전식 식각 공정을 진행하여 하드 마스크(126), 게이트 전극(124, 122) 및 게이트 절연막(120)의 측벽에 절연 물질의 스페이서(128)를 형성한다.Subsequently, an insulating material is formed on the entire surface of the resultant, and then an entire surface etching or electroetching process is performed to form spacers 128 of insulating material on sidewalls of the hard mask 126, the gate electrodes 124 and 122, and the gate insulating layer 120. Form.

이후 소오스/드레인 도펀트 이온 주입 공정을 진행하여 게이트 전극(122, 124) 양쪽의 반도체 기판(100)에 불순물 도펀트가 주입된 소오스/드레인 영역(130a, 130b)을 형성한다. 이때 소오스/드레인 영역(130a, 130b)은 반도체 기판(100)의 트렌치 상부면과 트렌치 하부면에 각각 형성되기 때문에 서로 단차를 갖는다.Thereafter, a source / drain dopant ion implantation process is performed to form source / drain regions 130a and 130b in which impurity dopants are implanted into the semiconductor substrate 100 on both gate electrodes 122 and 124. In this case, the source / drain regions 130a and 130b are formed on the trench upper surface and the trench lower surface of the semiconductor substrate 100, respectively, so that the source / drain regions 130a and 130b may have a step difference.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

이상 상술한 바와 같이, 본 발명은 트렌치 상부 및 하부 에지의 모서리를 경사지게 완만하게 식각함으로써 트렌치 에지 부분의 전계 집중을 줄이면서 게이트 절연막의 전기적 열화를 미연에 방지할 수 있다.As described above, the present invention can prevent the electrical deterioration of the gate insulating film while reducing the electric field concentration of the trench edge portion by gently etching the corners of the trench upper and lower edges in an oblique manner.

Claims (6)

반도체 기판의 트렌치에 형성된 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터에 있어서,A transistor having a gate electrode and a source / drain region formed in a trench of a semiconductor substrate, 상기 반도체 기판에 형성된 소자 분리막과,An isolation layer formed on the semiconductor substrate; 상기 소자 분리막 사이의 반도체 기판 일부가 식각되며 상부 에지 및 하부 에지가 경사지게 완만한 지형을 갖는 트렌치와,A portion of the semiconductor substrate between the device isolation layers is etched and has a topographically smooth top and bottom edges; 상기 트렌치의 상부 에지와 상기 트렌치 측벽과 상기 트렌치의 하부 에지에 연장되게 형성된 게이트 절연막과,A gate insulating film extending to an upper edge of the trench, the trench sidewalls, and a lower edge of the trench; 상기 게이트 절연막 상부에 형성된 게이트 전극과,A gate electrode formed on the gate insulating film; 상기 게이트 전극의 양쪽인 트렌치 상부면 및 트렌치 하부면의 반도체 기판에 불순물 도펀트가 주입된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 트렌치형 트랜지스터 구조.And a source / drain region in which an impurity dopant is implanted into the semiconductor substrate of the trench upper surface and the trench lower surface that are both sides of the gate electrode. 제 1항에 있어서,The method of claim 1, 상기 게이트 전극은 적어도 1이상의 도전막으로 이루어진 것을 특징으로 하는 트렌치형 트랜지스터 구조.And the gate electrode is formed of at least one conductive film. 제 2항에 있어서,The method of claim 2, 상기 도전막은 도프트 폴리실리콘막, 금속 실리사이드막, 또는 금속인 것을 특징으로 하는 트렌치형 트랜지스터 구조.The conductive film is a doped polysilicon film, a metal silicide film, or a metal. 제 1항에 있어서,The method of claim 1, 상기 게이트 전극의 양쪽 측벽에 절연 물질의 스페이서를 더 포함하는 것을 특징으로 하는 트렌치형 트랜지스터 구조.And a spacer of insulating material on both sidewalls of the gate electrode. 반도체 기판의 트렌치에 형성된 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터 제조 방법에 있어서,A transistor manufacturing method having a gate electrode and a source / drain region formed in a trench of a semiconductor substrate, 상기 반도체 기판에 소자 분리막을 형성하며 상기 소자 분리막 사이의 반도체 기판 일부를 일정 깊이로 건식 식각하여 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate and dry etching a portion of the semiconductor substrate between the isolation layers to a predetermined depth to form a trench; 상기 트렌치 표면의 반도체 기판을 습식 식각하여 상기 트렌치의 상부 에지를 경사지게 완만하게 형성하는 단계;Wet etching a semiconductor substrate on the surface of the trench to form an obliquely smooth upper edge of the trench; 상기 트렌치의 하부 에지를 경사지게 형성하는 단계;Obliquely forming a lower edge of the trench; 상기 트렌치의 상부 에지와 상기 트렌치 측벽과 상기 트렌치의 하부 에지에 연장되게 게이트 절연막을 형성하는 단계;Forming a gate insulating film extending to an upper edge of the trench, the trench sidewalls, and a lower edge of the trench; 상기 게이트 절연막 상부에 게이트 전극을 형성하는 단계; 및Forming a gate electrode on the gate insulating layer; And 상기 게이트 전극의 양쪽인 트렌치 상부면 및 트렌치 하부면의 반도체 기판에 불순물 도펀트를 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 트렌치형 트랜지스터 제조 방법.And forming a source / drain region by implanting an impurity dopant into the semiconductor substrates of the trench upper surface and the trench lower surface that are both sides of the gate electrode. 제 5항에 있어서,The method of claim 5, 상기 트렌치의 하부 에지를 경사지게 형성하는 단계는 상기 트렌치 바닥의 반도체 기판을 개방한 후에 LOCOS 산화 공정을 실시하여 LOCOS 산화막을 형성한 후에 상기 LOCOS 산화막을 제거하는 것을 특징으로 하는 트렌치형 트랜지스터 제조 방법. Forming the lower edge of the trench inclined to remove the LOCOS oxide after forming the LOCOS oxide by performing a LOCOS oxidation process after opening the semiconductor substrate at the bottom of the trench.
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