KR20050115411A - 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는반도체 장치 및 신호 특성 제어 방법 - Google Patents

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Abstract

입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치 및 신호 특성 제어 방법이 개시된다. 본 발명의 실시예에 따른 반도체 장치는 입출력 핀들, 특성 제어 회로들 및 모드 설정부들을 구비한다. 특성 제어 회로들은 상기 각각의 입출력 핀에 대응되며, 대응되는 상기 입출력 핀을 통하여 입력되는 선택 신호를 선택 제어 신호로서 발생하고 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 특성을 제어한다. 모드 설정부들은 상기 각각의 특성 제어 회로에 대응되며, 대응되는 상기 선택 제어 신호 및 모드 셋 마스터 신호에 응답하여 상기 특성 제어 신호를 발생한다. 상기 특성 제어 회로들은 각각 입력 회로 및 출력 회로를 구비한다. 상기 특성 제어 회로들은 상기 특성 제어 신호가 제 1 레벨인 경우 상기 신호의 특성을 제어하며, 상기 특성 제어 신호는 상기 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생된다. 본 발명에 따른 반도체 장치 및 신호 특성 제어 방법은 입출력 핀들을 통하여 입출력되는 신호들의 특성을 독립적으로 제어할 수 있는 장점이 있다.

Description

입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치 및 신호 특성 제어 방법{Semiconductor device capable of controlling signal transmitted via input/output pin and method thereof}
본 발명은 반도체 장치에 관한 것으로서, 특히 입출력 핀을 통하여 전송되는 신호의 특성을 독립적으로 제어할 수 있는 제어 장치 및 제어 방법에 관한 것이다.
최근에 반도체 메모리 장치의 동작 주파수가 빨라짐에 따라 메모리 장치와 컨트롤러간의 인터페이스 동작이 전체적인 메모리 장치의 동작 특성에 영향을 주는 경우가 많아지고 있다.
또한 메모리 장치가 장착되는 보드는 제조 회사에 따라 기본 스펙이 서로 다를 수 있고 메모리 장치의 제작 공정상의 변화에 의한 메모리 장치의 특성 변화가 제품 고유의 동작 마진을 넘어서는 경우도 발생하고 있다.
이처럼, 메모리 장치의 동작 환경을 동일하게 맞추어 주지 못하는 상황에서는 동작 환경의 변화에 따라 메모리 장치의 동작 특성을 제어할 수 있다면 메모리 장치의 효용성을 증가시킬 수 있다.
도 1은 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 종래의 반도체 장치를 설명하는 도면이다.
도 1을 참조하면, 종래의 반도체 장치(100)는 입출력 핀들(30-1~ 30-n)과 입출력 핀들(30-1~ 30-n)에 연결되어 신호(S1~ Sn)를 수신하여 반도체 장치(100)의 내부로 전달하는 입력 회로들(10-1~ 10-n) 및 입출력 핀들(30-1~ 30-n)에 연결되어 반도체 장치(100) 내부의 신호(S1 ~ Sn)를 외부로 전달하는 출력 회로들(20-1 ~ 20-n)을 구비한다.
입력 회로들(10-1 ~ 10-n)은 반도체 장치의 입력 버퍼일 수 있고 출력 회로들(20-1~20-n)은 반도체 장치의 출력 버퍼일 수 있다.
종래의 반도체 장치(100)는 입출력 핀들(30-1~ 30-n)을 통하여 전송되는 신호(S1 ~ Sn)의 특성을 제어하는 경우 입출력 핀들(30-1~ 30-n) 각각에 대하여 제어할 수 없다. 예를 들어 입출력 핀들(30-1~ 30-n)을 통하여 출력되는 신호(S1~ Sn)를 지연시키고 싶은 경우 전체 입출력 핀들(30-1~ 30-n)에 대해 공통적으로 일정한 양의 지연을 시킬 수는 있으나 입출력 핀들(30-1~ 30-n) 각각에 대한 독립적인 신호 지연은 불가능하다.
도 1을 참조하면, 모드 셋 마스터 신호(MSM)가 모든 출력 회로들(20-1~ 20-n)로 입력되어 입출력 핀들(30-1~ 30-n)을 통하여 출력되는 신호(S1~ Sn)를 지연시킨다. 모드 셋 마스터 신호(MSM)는 반도체 장치(100)가 입출력 핀들(30-1~ 30-n)을 통하여 출력되는 신호(S1~ Sn)의 특성을 제어하는 동작 모드일 경우 활성화되는 신호이다.
모드 셋 마스터 신호(MSM)는 입출력 핀들(30-1~ 30-n)을 통하여 출력되는 신호(S1~ Sn)의 특성을 제어하는 동작 모드를 지시하는 명령(미도시)과 어드레스(미도시)에 의하여 만들어진다.
그러나, 도 1의 반도체 장치(100)는 모든 입출력 핀들(30-1~ 30-n)을 통하여 출력되는 신호(S1~ Sn)가 동일한 시간만큼 지연되며 지연을 원하지 않는 핀들도 지연을 시킬 수밖에 없는 문제가 있다.
도 2는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 다른 종래의 반도체 장치를 설명하는 도면이다.
도 2의 반도체 장치(200)는 도 1의 반도체 장치(100)가 각각의 입출력 핀들을 별도로 제어할 수 없는 문제를 해결하기 위한 것이다.
입출력 핀들(30-1~ 30-n)을 독립적으로 제어하기 위해서는 좀더 많은 모드 셋 마스터 신호(MSM1 ~ MSMn)가 필요하다. 따라서 모드 셋 마스터 신호(MSM1 ~ MSMn)를 만들기 위한 좀 더 많은 수의 명령(미도시)과 어드레스(미도시)가 필요하고 이들이 반도체 장치(200)에서 차지하는 면적이 증가될 수밖에 없다.
예를 들어, 도 2에서, n =16 이라고 하면, 즉 입출력 핀들이 16개 있다고 가정한다. 16개의 입출력 핀들(30-1~ 30-16)을 가지는 반도체 장치(200)에 대해 한번의 명령으로 입출력 핀들(30-1~ 30-16)의 독립적인 특성 제어를 가능하게 하고 싶다면 필요한 모드 셋 마스터 신호(MSM1 ~ MSM16)를 발생시키기 위한 어드레스(미도시)의 수는 { 2}^{16 } 개가된다.
만일, 어드레스(미도시)의 수를 줄이려면 각각의 입출력 핀(30-1~ 30-16)에 대응되는 어드레스를 16개로 하고 16번의 명령을 연속해서 인가하면 된다. 그러나, 신호의 한가지 특성만을 제어하고자 할 때는 이와 같은 방법이 가능할 수도 있으나 여러 가지 특성을 모두 제어하고자 할 때는 제어하고자 하는 특성의 개수만큼 명령을 주어야 하는 횟수가 증가하므로 비효율적이다.
또한 어드레스의 수가 증가되어 모드 셋 마스터 신호(MSM1 ~ MSM16)의 수도 증가되면 입출력 핀들(30-1~ 30-16)로 입력되는 신호선의 증가가 불가피하므로 신호선에 의한 면적 및 저항 부담도 커질 수밖에 없는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 각각의 입출력 핀을 통하여 전송되는 신호의 특성을 독립적으로 제어할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 각각의 입출력 핀을 통하여 전송되는 신호의 특성을 독립적으로 제어할 수 있는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는 입출력 핀들, 특성 제어 회로들 및 모드 설정부들을 구비한다.
특성 제어 회로들은 상기 각각의 입출력 핀에 대응되며, 대응되는 상기 입출력 핀을 통하여 입력되는 선택 신호를 선택 제어 신호로서 발생하고 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 특성을 제어한다.
모드 설정부들은 상기 각각의 특성 제어 회로에 대응되며, 대응되는 상기 선택 제어 신호 및 모드 셋 마스터 신호에 응답하여 상기 특성 제어 신호를 발생한다.
상기 특성 제어 회로들은 각각 입력 회로 및 출력 회로를 구비한다.
입력 회로는 대응되는 상기 선택 신호에 응답하여 상기 선택 제어 신호를 출력하며, 상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입력되는 상기 신호의 특성을 제어한다.
출력 회로는 상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 출력되는 상기 신호의 특성을 제어한다. 상기 출력 회로는 입력되는 상기 신호를 버퍼링하는 출력 버퍼 및 상기 출력 버퍼에서 출력되는 상기 신호를 대응되는 상기 입출력 핀으로 전송하는 출력 드라이버를 구비한다.
상기 출력 버퍼 및 상기 출력 드라이버는 상기 특성 제어 신호에 응답하여 상기 신호의 특성을 제어한다.
상기 입력 회로는 입력되는 상기 신호를 버퍼링하여 출력하거나 또는 상기 선택 신호를 상기 선택 제어 신호로서 출력하는 입력 버퍼를 구비한다. 상기 입력 버퍼는 상기 특성 제어 신호에 응답하여 상기 신호의 특성을 제어한다.
상기 입력 회로는 상기 특성 제어 신호에 응답하여 상기 입력 버퍼에서 출력되는 상기 신호의 셋업 및 홀드 시간을 제어하는 셋업-홀드 회로를 더 구비할 수 있다.
상기 특성 제어 회로들은 상기 특성 제어 신호가 제 1 레벨인 경우 상기 신호의 특성을 제어하며, 상기 특성 제어 신호는 상기 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생된다.
상기 모드 설정부들은 각각 제 1 전송 게이트, 제 1 래치, 제 2 전송 게이트, 제 2 래치 및 인버터를 구비한다.
제 1 전송 게이트는 상기 모드 셋 마스터 신호에 응답하여 상기 선택 제어 신호를 전송하거나 차단한다. 제 1 래치는 상기 제 1 전송 게이트의 출력을 저장한다. 제 2 전송 게이트는 상기 제 1 전송 게이트와 반대로 열리고 닫히며, 상기 모드 셋 마스터 신호에 응답하여 상기 제 1 래치의 출력을 전송하거나 차단한다.
제 2 래치는 상기 제 2 전송 게이트의 출력을 저장한 후 상기 특성 제어 신호로서 출력한다. 인버터는 상기 모드 셋 마스터 신호의 논리 레벨을 반전시켜 상기 제 1 및 제 2 전송 게이트로 인가한다.
상기 모드 셋 마스터 신호는 제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어는 모드임을 의미하고, MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생된다. 상기 신호는 데이터 또는 커맨드일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 입출력 핀들, 특성 제어 회로들 및 모드 설정부들을 구비한다.
특성 제어 회로들은 대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 복수개의 특성들을 제어하기 위하여 n 개의 연속적인 선택 신호들을 수신하여 대응되는 n 개의 선택 제어 신호들로서 발생하고 제 1 내지 제 n 특성 제어 신호들을 수신한다.
모드 설정부들은 상기 각각의 특성 제어 회로에 대응되며, 수신되는 상기 n 개의 선택 제어 신호들 및 모드 셋 마스터 신호에 응답하여 상기 제 1 내지 제 n 특성 제어 신호들을 순차적으로 발생하다.
상기 특성 제어 회로들은 각각 입력 회로 및 출력 회로를 구비한다.
입력 회로는 연속적으로 입력되는 상기 n 개의 선택 신호들에 응답하여 상기 n 개의 선택 제어 신호들을 출력하며, 상기 제 1 내지 제 n 특성 제어 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 입력되는 상기 신호의 복수개의 특성들을 제어한다.
출력 회로는 상기 제 1 내지 제 n 특성 제어 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 출력되는 상기 신호의 복수개의 특성들을 제어한다.
상기 특성 제어 회로들은 상기 제 1 내지 제 n 특성 제어 신호 중 제 1 레벨을 가지는 특성 제어 신호에 응답하여 상기 신호의 특성을 제어하며, 상기 제 1 내지 제 n 특성 제어 신호들은 상기 대응되는 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생된다.
상기 모드 설정부들은 각각 제 1 내지 제 n 제어부를 구비한다.
제 1 제어부는 연속하여 입력되는 상기 n 개의 선택 제어 신호 및 상기 모드 셋 마스터 신호에 응답하여 상기 제 1 특성 제어 신호를 발생한다. 제 2 내지 제 n 제어부는 전단의 제어부에서 출력되는 특성 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 대응되는 상기 제 2 내지 제 n 특성 제어 신호를 발생한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 입출력 핀들, 특성 제어 회로들 및 모드 설정부들을 구비한다.
특성 제어 회로들은 대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 특성을 제어하기 위하여 n 개의 연속적인 선택 신호들을 수신하여 대응되는 n 개의 선택 제어 신호들로서 발생하고 제 1 내지 제 { 2}^{n } 조합 신호들을 수신한다.
모드 설정부들은 상기 각각의 특성 제어 회로에 대응되며, 수신되는 상기 n 개의 선택 제어 신호들 및 모드 셋 마스터 신호에 응답하여 상기 제 1 내지 제 { 2}^{n } 조합 신호들을 순차적으로 발생한다.
상기 제 1 내지 제 { 2}^{n } 조합 신호들에 의하여 상기 신호의 특성이 제어된다.
상기 특성 제어 회로들은 각각 입력 회로 및 출력 회로를 구비한다.
입력 회로는 연속적으로 입력되는 상기 n 개의 선택 신호들에 응답하여 상기 n 개의 선택 제어 신호들을 출력하며, 상기 제 1 내지 제 { 2}^{n } 조합 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 입력되는 상기 신호의 특성을 제어한다.
출력 회로는 상기 제 1 내지 제 { 2}^{n } 조합 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 출력되는 상기 신호의 특성을 제어한다.
상기 모드 설정부들은 각각 제 1 내지 제 n 제어부 및 디코더를 구비한다.
제 1 제어부는 연속하여 입력되는 상기 n 개의 선택 제어 신호 및 상기 모드 셋 마스터 신호에 응답하여 제 1 특성 제어 신호를 발생한다. 제 2 내지 제 n 제어부는 전단의 제어부에서 출력되는 특성 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 대응되는 제 2 내지 제 n 특성 제어 신호를 발생한다.
디코더는 상기 제 1 내지 제 n 특성 제어 신호를 디코딩하여 상기 제 1 내지 제 { 2}^{n } 조합 신호들을 발생한다. 상기 제 1 내지 제 { 2}^{n } 조합 신호들의 조합에 대응되는 상기 신호의 하나의 특성이 제어된다.
상기 제 1 내지 제 n 특성 제어 신호들은 상기 대응되는 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 입출력 핀들을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 방법에 있어서, 모드 셋 마스터 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 단계, 상기 모드 셋 마스터 신호가 제 1 레벨이면 상기 입출력 핀들을 통하여 입력되는 선택 신호의 레벨이 제 1 레벨인지 제 2 레벨인지를 판단하는 단계 및 상기 선택 신호가 제 1 레벨이면 대응되는 특성 제어 신호를 발생하여 대응되는 상기 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 단계를 구비한다.
상기 신호의 특성을 제어하는 단계는 상기 선택 신호에 대응되는 선택 제어 신호를 발생하는 단계, 상기 선택 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 상기 특성 제어 신호를 발생하는 단계 및 상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 단계를 구비한다.
상기 특성 제어 신호는 제 1 레벨인 경우 상기 신호의 특성을 제어하며, 상기 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생된다.
상기 모드 셋 마스터 신호는 제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어는 모드임을 의미하고, MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생된다. 상기 신호는 데이터 또는 커맨드이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구조를 설명하는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치(300)는 입출력 핀들(35-1 ~ 35-n), 특성 제어 회로들(33-1 ~ 33-n) 및 모드 설정부들(40-1 ~ 40-n)을 구비한다.
특성 제어 회로들(33-1 ~ 33-n)은 각각의 입출력 핀(35-1 ~ 35-n)에 대응되며, 대응되는 입출력 핀(35-1 ~ 35-n)을 통하여 입력되는 선택 신호(SEL1 ~ SELn)를 선택 제어 신호(SELCTRL1 ~ SELCTRLn)로서 발생하고 특성 제어 신호(CON1~ CONn)에 응답하여 대응되는 입출력 핀(35-1 ~ 35-n)을 통하여 입출력되는 신호(S1 ~ Sn)의 특성을 제어한다. 여기서, 신호(S1 ~ Sn)는 데이터 또는 커맨드일 수 있다.
좀 더 설명하면, 특성 제어 회로들(33-1 ~ 33-n)은 각각 입력 회로(15-1 ~ 15-n) 및 출력 회로(25-1 ~ 25-n)를 구비한다.
입력 회로(15-1~ 15-n)는 대응되는 선택 신호(SEL1 ~ SELn)에 응답하여 선택 제어 신호(SELCTRL1 ~ SELCTRLn)를 출력하며, 특성 제어 신호(CON1~ CONn)에 응답하여 대응되는 입출력 핀(35-1 ~ 35-n)을 통하여 입력되는 신호(S1~ Sn)의 특성을 제어한다.
출력 회로(25-1~ 25-n)는 특성 제어 신호(CON1~ CONn)에 응답하여 대응되는 입출력 핀(35-1 ~ 35-n)을 통하여 출력되는 신호(S1 ~ Sn)의 특성을 제어한다.
모드 설정부들(40-1 ~ 40-n)은 각각의 특성 제어 회로(33-1 ~ 33-n)에 대응되며, 대응되는 선택 제어 신호(SELCTRL1 ~ SELCTRLn) 및 모드 셋 마스터 신호(MSM)에 응답하여 특성 제어 신호(CON1 ~ CONn)를 발생한다.
특성 제어 회로들(33-1 ~ 33-n)은 특성 제어 신호(CON1 ~ CONn)가 제 1 레벨인 경우 신호)의 특성을 제어하며, 특성 제어 신호(CON1 ~ CONn)는 선택 신호(SEL1 ~ SELn) 및 모드 셋 마스터 신호(MSM)가 모두 제 1 레벨이면 제 1 레벨로 발생된다.
여기서 제 1 레벨은 설명의 편의상 하이 레벨을 의미하는 것으로 한다. 그러나, 반드시 제 1 레벨이 하이 레벨에 한정되는 것이 아님은 당연하다.
도 4는 도 3의 반도체 장치의 동작을 설명하는 플로우 차트이다.
본 발명의 실시예에 따른 반도체 장치(300)의 특징은 입출력 핀(35-1~ 35-n)별로 독립적인 특성 제어를 위해 별도의 어드레스를 이용하지 아니하고 독립적인 특성 제어를 하고자 하는 입출력 핀의 입력을 사용한다는 것이다.
즉 도 3에서, 제 1 입출력 핀(35-1)에 대한 특성을 제어하고자 할 때는 제 1 입출력 핀(35-1)으로 입력되는 선택 신호(SEL1)를 이용하며 제 2 입출력 핀(35-2)에 대한 특성을 제어하고자 할 때는 제 2 입출력 핀(35-2)으로 입력되는 선택 신호(SEL2)를 이용한다.
모드 셋 마스터 신호(MSM)는 제 1 레벨로 발생되면 반도체 장치(300)가 입출력 핀들(35-1 ~ 35-n)을 통하여 입출력되는 신호(S1 ~ Sn)의 특성을 제어는 모드에 있음을 의미한다.
모드 셋 마스터 신호(MSM)가 제 2 레벨로 발생되면 반도체 장치(300)는 입출력 핀들(35-1 ~ 35-n)을 통하여 입출력되는 신호(S1 ~ Sn)의 특성을 제어는 모드가 아님을 의미한다.
모드 셋 마스터 신호(MSM)는 MRS(Mode Register Set)와 어드레스의 조합에 의해서 만들어질 수 있다. 또는 입출력 핀의 특성 제어 모드를 지시하는 새로운 명령어의 조합에 의해서 만들어질 수도 있다.
모드 셋 마스터 신호(MSM)가 제 1 레벨로 발생되면 입출력 핀들(35-1~35-n)로 입력되는 선택 신호(SEL1 ~ SELn)의 논리 레벨에 따라 신호(S1 ~ Sn)의 특성이 제어될지가 결정된다.
두 신호가 모두 제 1 레벨이면 대응되는 특성 제어 신호가 제 1 레벨로 활성화되어 입출력 핀들(35-1~35-n)로 입력 또는 출력되는 신호(S1~ Sn)의 특성을 제어한다.
도 4를 참조하면, 클럭 신호(CLK)에 응답하여 명령(CMD)과 어드레스(ADDRESS)가 인가되어 모드 셋 마스터 신호(MSM)가 활성화된다. 제 1 입출력 핀(35-1)과 제 n 입출력 핀(35-n)을 통하여 입출력되는 신호(S1, Sn)의 특성만을 제어하기를 원한다고 가정한다.
모드 셋 마스터 신호(MSM)가 활성화되기 전에 이미 제 1 선택 신호(SEL1)와 제 n 선택 신호(SELn)가 제 1 레벨로 활성화되어 있다. 나머지 선택 신호는 비활성화 된다. 도 4에는 제 2 선택 신호(SEL2)를 예로 도시하였다.
제 1 특성 제어 회로(33-1) 및 제 n 특성 제어 회로(33-n)는 선택 제어 신호(SELCTRL1, SELCTRLn)를 제 1 레벨로 발생한다. 제 2 특성 제어 회로(33-2)는 선택 제어 신호(SELCTRL2)를 제 2 레벨로 비활성화 시킨다.
제 1 모드 설정부(40-1)와 제 n 모드 설정부(40-n)는 특성 제어 신호(CON1, CONn)를 제 1 레벨로 활성화시키고 대응되는 제 1 특성 제어 회로(33-1) 및 제 n 특성 제어 회로(33-n)로 인가한다.
그러면 제 1 특성 제어 회로(33-1) 및 제 n 특성 제어 회로(33-n)는 제 1 입출력 핀(35-1) 및 제 n 입출력 핀(35-n)을 통하여 입출력되는 신호(S1, Sn)의 특성을 제어한다.
제어되는 특성은 입력 회로(15-1, 15-n)와 출력 회로(25-1, 25-n)의 구성에 따라 달라진다. 입출력되는 신호(S1, Sn)의 스트렝스(strength)나 지연 시간(delay time)이 제어될 수도 있고 신호(S1, Sn)의 셋업-홀드 시간(setup and hold time)이 제어될 수도 있다.
본 발명의 실시예에 따른 반도체 장치(300)는 모드 셋 마스터 신호(MSM)를 발생하기 위한 추가적인 어드레스 디코딩 과정이 필요 없으며 어드레스 디코딩을 위한 회로 및 신호선의 증가도 불필요하다. 특성 제어를 위한 모드 셋 마스터 신호(MSM)와 각각의 입출력 핀들(35-1~35-n)을 선택하는 선택 신호(S1~Sn)만으로 원하는 핀의 특성 제어가 가능하다.
도 5는 도 3의 모드 설정부의 구조를 설명하는 도면이다.
모드 설정부들(40-1~40-n)의 구조는 모두 동일하므로 도 5에서는 제 1 모드 설정부(40-1)를 이용하여 구조 및 동작을 설명한다. 제 1 모드 설정부(40-1)는 제 1 전송 게이트(T1), 제 1 래치(L1), 제 2 전송 게이트(T2), 제 2 래치(L2) 및 인버터(119)를 구비한다.
제 1 전송 게이트(T1)는 모드 셋 마스터 신호(MSM)에 응답하여 선택 제어 신호(SELCTRL1)를 전송하거나 차단한다. 제 1 래치(L1)는 제 1 전송 게이트(T1)의 출력을 저장한다. 제 1 래치(L1)는 인버터들(I1, I2)을 구비한다.
제 2 전송 게이트(T2)는 제 1 전송 게이트(T1)와 반대로 열리고 닫히며, 모드 셋 마스터 신호(MSM)에 응답하여 제 1 래치(L1)의 출력을 전송하거나 차단한다. 제 2 래치(L2)는 제 2 전송 게이트(T2)의 출력을 저장한 후 특성 제어 신호(CON1)로서 출력한다.
제 2 래치(L2)는 트랜지스터들(I3, I4)을 구비한다. 인버터(119)는 모드 셋 마스터 신호(MSM)의 논리 레벨을 반전시켜 제 1 및 제 2 전송 게이트(T1, T2)로 인가한다.
모드 셋 마스터 신호(MSM)가 제 2 레벨인 경우 제 1 전송 게이트(T1)는 턴 온 되고 제 1 선택 제어 신호(SELCTRL1)가 제 1 래치(L1)에 저장된다. 그리고 모드 셋 마스터 신호(MSM)가 제 1 레벨, 즉, 하이 레벨이 되면, 제 2 전송 게이트(T2)가 턴 온 되고 제 1 래치(L1)에 저장된 제 1 선택 제어 신호(SELCTRL1)가 제 2 래치(L2)로 전송된다.
제 2 래치(L2)의 제 1 선택 제어 신호(SELCTRL1)는 제 1 특성 제어 신호(CON1)로서 출력된다. 따라서, 제 1 선택 제어 신호(SELCTRL1)가 하이 레벨이면 제 1 특성 제어 신호(CON1)도 하이 레벨이 된다. 이와 같이 모드 셋 마스터 신호와 입력되는 선택 신호가 모두 하이 레벨이면 모드 설정부는 특성 제어 신호를 하이 레벨로 발생한다.
도 5의 버퍼(15-1)는 입력되는 제 1 선택 신호(SEL1)의 레벨을 CMOS 레벨로 변환시키고 버퍼링 하는 기능을 한다.
도 6(a)는 도 3의 출력 회로의 구조를 설명하는 도면이다.
도 6(b)는 도 6(a)의 출력 버퍼를 설명하는 도면이다.
특성 제어 회로들(33-1~33-n)의 출력 회로(25-1~ 25-n) 구조는 모두 동일하므로 도 6(a)에서는 제 1 특성 제어 회로(33-1)의 출력 회로(25-1)의 구조를 설명한다.
도 6(a)를 참조하면, 출력 회로(25-1)는 입력되는 신호(S1)를 버퍼링 하는 출력 버퍼(50) 및 출력 버퍼(50)에서 출력되는 신호(S1)를 대응되는 입출력 핀(35-1)으로 전송하는 출력 드라이버(60)를 구비한다. 출력 버퍼(50) 및 출력 드라이버(60)는 제 1 특성 제어 신호(CON1)에 응답하여 신호(S1)의 특성을 제어한다.
하이 레벨의 제 1 특성 제어 신호(CON1)는 출력 회로(25-1)의 출력 버퍼(50)로 인가될 수도 있고 출력 드라이버(60)로 인가될 수도 있다. 제어되는 특성은 출력 버퍼(50)나 출력 드라이버(60)의 구조에 의하여 정해진다. 도 6(a)는 출력 버퍼(50)로 제 1 특성 제어 신호(CON1)가 인가되는 경우를 설명한다.
도 6(b)의 (ⅰ)은 제 1 특성 제어 신호(CON1)가 제 1 레벨로 인가되면 신호(S1)의 지연 시간을 단축시키는 출력 버퍼의 구조를 나타낸다. 제 1 특성 제어 신호(CON1)가 제 1 레벨이면 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 모두 턴 온 되므로 전원 전압(VDD)과 접지 전압(VSS)이 저항들(R1, R2)을 거치지 않고 직접 신호(S1)를 드라이빙 한다. 따라서 신호(S1)가 출력 버퍼(50)를 통과하는 시간이 빨라진다.
도 6(b)의 (ⅱ)는 제 1 특성 제어 신호(CON1)가 제 1 레벨로 인가되면 신호(S1)의 지연 시간을 길게 하는 출력 버퍼의 구조를 나타낸다. 제 1 특성 제어 신호(CON1)가 제 1 레벨이면 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)가 모두 턴 오프 되므로 저항들(R1, R2)이 신호(S1)에 연결되고, 신호(S1)는 저항들(R1, R2)에 의하여 출력 버퍼(50)를 통과하는 늦어진다.
도 6(b)의 출력 버퍼(ⅰ) 및 (ⅱ)는 출력 회로(25-1)의 출력 버퍼(50)의 실시예일 뿐이며 출력 버퍼(50)의 구조가 도 6(b)에 한정되는 것은 아니다.
도 7(a)는 도 3의 출력 회로의 구조를 설명하는 도면이다.
도 7(b)는 도 7(a)의 출력 드라이버를 설명하는 도면이다.
도 7(a)는 제 1 특성 제어 신호(CON1)가 출력 드라이버(60)로 인가되는 경우를 설명한다. 제 1 특성 제어 신호(CON1)가 출력 드라이버(60)로 인가되어 출력 드라이버(60)의 사이즈를 제어함으로써 출력 회로(25-1)는 신호(S1)의 출력 파형 특성을 제어할 수 있다.
즉, 도 7(b)를 참조하면, 제 1 특성 제어 신호(CON1)가 제 1 레벨이면 트랜지스터들(TR3, TR4)이 턴 온 되고 제 2 레벨이면 트랜지스터들(TR3, TR4)이 턴 오프 됨으로써 출력 드라이버(60)의 전체 사이즈가 제어되고 신호(S1)의 파형이 제어된다.
도 8은 도 3의 입력 회로의 구조를 설명하는 도면이다.
입력 회로들(15-1~ 15-n)의 구조가 모두 동일하므로 제 1 입력 회로(15-1)의 구조를 중심으로 설명한다.
도 8을 참조하면, 입력 회로(15-1)는 입력되는 신호(S1)를 버퍼링 하여 출력하거나 또는 제 1 선택 신호(SEL1)를 제 1 선택 제어 신호(SELCTRL1)로서 출력하는 입력 버퍼(70)를 구비한다. 입력 버퍼(70)는 제 1 특성 제어 신호(CON1)에 응답하여 신호(S1)의 특성을 제어한다.
입력 회로(15-1)의 입력 버퍼(70)는 도 6(b)의 출력 버퍼들과 동일한 원리에 의해서 입력되는 신호(S1)를 지연시키거나 빠르게 출력할 수 있다. 따라서 동작의 상세한 설명을 생략한다.
입력 회로(15-1)는 상기 제 1 특성 제어 신호(CON1)에 응답하여 입력 버퍼(70)에서 출력되는 신호의 셋업 및 홀드 시간을 제어하는 셋업-홀드 회로(80)를 더 구비할 수 있다.
입력되는 신호(S1)의 셋업 시간 또는 홀드 시간을 제어할 필요가 있을 경우 입력 회로(15-1)는 셋업-홀드 회로(80)를 이용할 수 있다. 셋업-홀드 회로(80)의 동작은 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
이상에서 입력 회로(15-1)와 출력 회로(25-1)의 구조가 설명되었으나 상술된 설명은 하나의 실시예일 뿐이며 입력 회로(15-1)와 출력 회로(25-1)의 구조가 반드시 이에 한정되는 것은 아니다. 입력 회로(15-1)와 출력 회로(25-1)의 구조는 제어하고자 하는 신호의 특성에 따라 다양할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 10은 도 9의 반도체 장치의 동작을 설명하는 타이밍도이다.
본 발명의 다른 실시예에 따른 반도체 장치(900)는 입출력 핀들(95-1~ 95-n), 특성 제어 회로들(93-1~ 93-n) 및 모드 설정부들(90-1~ 90-n)을 구비한다.
특성 제어 회로들(93-1~ 93-n)의 구조는 모두 동일하므로 이하에서는 제 1 특성 제어 회로(93-1)에 대해서 설명한다. 특성 제어 회로(93-1)는 대응되는 입출력 핀(95-1)을 통하여 입출력되는 신호(S1)의 복수개의 특성들을 제어하기 위하여 n 개의 연속적인 선택 신호들(SEL1-1 ~ SEL1-n)을 수신하여 대응되는 n 개의 선택 제어 신호들(SELCTRL1-1 ~ SELCTRL1-n)로서 발생하고 제 1 내지 제 n 특성 제어 신호들(CON1 ~ CONn)을 수신한다.
모드 설정부들(90-1~ 90-n)의 구조는 모두 동일하므로 이하에서는 제 1 모드 설정부(90-1)에 대해서 설명한다. 모드 설정부(90-1)는 특성 제어 회로(93-1n)에 대응되며, 수신되는 n 개의 선택 제어 신호들(SELCTRL1-1 ~ SELCTRL1-n) 및 모드 셋 마스터 신호(MSM)에 응답하여 제 1 내지 제 n 특성 제어 신호들(CON1 ~ CONn)을 순차적으로 발생하다.
도 3의 반도체 장치(300)는 제어되는 특성이 한가지이다. 그러나, 도 9의 반도체 장치(900)는 제어되는 특성이 한가지가 아니라 복수 개일 수 있다.
특성 제어 회로(93-1)는 각각 입력 회로(91-1) 및 출력 회로(92-1)를 구비한다. 입력 회로(91-1)와 출력 회로(91-2)는 선택 신호(SEL-1 ~ SEL-n)가 연속적으로 입력된다는 점을 제외하고는 도 3의 입력 회로(15-1~15-n) 및 출력 회로(25-1~ 25-n)와 동일한 구조를 가진다. 따라서, 특성 제어 회로(93-1)의 동작에 대한 상세한 설명을 생략한다.
제어하려는 특성이 하나인 도 3의 반도체 장치(300)와 달리, 제어하려는 특성이 여러 개인 도 9의 반도체 장치(900)는 모드 설정부(90-1)의 구성이 도 3의 모드 설정부(40-1 ~ 40-n)와 다르다.
모드 설정부(90-1)는 제 1 내지 제 n 제어부(C1 ~ Cn)를 구비한다. 제 1 제어부(C1)는 연속하여 입력되는 n 개의 선택 제어 신호(SELCTRL1-1 ~ SELCTRL1-n) 및 모드 셋 마스터 신호(MSM)에 응답하여 제 1 특성 제어 신호(CON1)를 발생한다.
제 2 내지 제 n 제어부(C2~ Cn)는 전단의 제어부에서 출력되는 특성 제어 신호(CON)와 모드 셋 마스터 신호(MSM)에 응답하여 대응되는 제 2 내지 제 n 특성 제어 신호(CON2 ~ CONn)를 발생한다.
제 1 내지 제 n 제어부(C1~ Cn)는 모두 도 5에 도시된 회로와 동일한 구조를 가진다. 즉, 모드 셋 마스터 신호(MSM)에 응답하여 입력되는 선택 제어 신호(SELCTRL1-1~ SELCTRL1-n)를 특성 제어 신호(CON1~ CONn)로서 발생한다.
그런데, 제 1 제어부(C1)에서 발생된 제 1 특성 제어 신호(CON1)는 제 1 특성 제어 회로(93-1)로 인가되어 신호(S1)의 특성을 제어함과 동시에 제 2 제어부(C2)로 인가된다.
마찬가지로 제 2 제어부(C2)에서 발생된 제 2 특성 제어 신호(CON2)는 제 1 특성 제어 회로(93-1)로 인가되어 신호(S1)의 특성을 제어함과 동시에 제 3 제어부(C3)로 인가된다.
이와 같이, 입출력 핀에 복수개의 연속적인 선택 신호(SEL1-1 ~ SEL1-n)를 인가하여 복수개의 특성 제어 신호(CON1 ~ CONn)를 발생시키고 각각의 특성 제어 신호(CON1 ~ CONn)에 응답하여 대응되는 특성을 제어한다.
도 9의 반도체 장치(900)를 이용하기 위해서는 선택 신호(SEL1-1 ~ SEL1-n)가 연속해서 입력되어야 한다. 또한 동시에 연속해서 입력되는 선택 신호(SEL1-1 ~ SEL1-n)의 논리 레벨에 따라 제어할 특성의 종류와 가지 수가 정해진다.
도 10을 참조하면, n 개의 선택 신호(SEL1-1 ~ SEL1-n)가 모두 하이 레벨로 연속해서 입력된다. 따라서 모드 셋 마스터 신호(MSM)가 하이 레벨이면 제 1내지 제 n 특성 제어 신호(CON1 ~ CONn)가 모두 하이 레벨로 발생되고 신호(S1)의 n 가지 특성이 제어된다.
예를 들어 제 1 특성 제어 신호(CON1)에 의하여 신호(S1)의 셋업-홀드 시간이 제어되고, 제 2 특성 제어 신호(CON2)에 의하여 신호(S1)의 입력 기울기가 제어되고 제 3 특성 제어 신호(CON3)에 의하여 신호(S1)의 출력 기울기가 제어될 수 있다.
만일 위의 세 가지 특성 중 두 번째의 입력 기울기 특성을 제어하지 않으려면 제 1 내지 제 3 선택 신호(SEL1, SEL2, SEL3)는 각각 순서대로 하이 로우 하이 레벨로 제 1 입출력 핀(95-1)으로 입력되면 된다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(1100)는 입출력 핀들(105-1~ 105-n), 특성 제어 회로들(103-1~ 103-n) 및 모드 설정부들(100-1~ 100-n)을 구비한다.
특성 제어 회로들(103-1~ 103-n)의 구조는 모두 동일하므로 설명의 편의를 위하여 제 1 특성 제어 회로(103-1)를 중심으로 설명된다. 제 1 특성 제어 회로(103-1)는 대응되는 입출력 핀(105-1)을 통하여 입출력되는 신호(S1)의 특성을 제어하기 위하여 n 개의 연속적인 선택 신호들을 수신하여 대응되는 n 개의 선택 제어 신호들로서 발생하고 제 1 내지 제 { 2}^{n } 조합 신호들을 수신한다.
선택 신호들은 특성 제어 회로(103-1)로 n 개가 입력되지만 도 11에서는 설명의 편의를 위하여 3개의 선택 신호(SEL1-1, SEL1-2, SEL1-3)가 인가되는 것만 도시한다. 따라서, 조합 신호들도 8개의 조합 신호들(DCTRL1 ~ DCTRL8)만 도시된다.
모드 설정부들(100-1~ 100-n)의 구조는 모두 동일하므로 설명의 편의를 위하여 제 1 모드 설정부(100-1)을 중심으로 설명한다.
제 1 모드 설정부(100-1)는 특성 제어 회로(103-1)에 대응되며, 수신되는 상기 3 개의 선택 제어 신호들(SELCTRL1-1, SELCTRL1-2, SELCTRL1-3) 및 모드 셋 마스터 신호(MSM)에 응답하여 제 1 내지 제 8 조합 신호들(DCTRL1 ~ DCTRL8)을 순차적으로 발생한다. 제 1 내지 제 8 조합 신호들(DCTRL1 ~ DCTRL8)에 의하여 신호(S1)의 특성이 제어된다.
특성 제어 회로(103-1)는 각각 입력 회로(101-1) 및 출력 회로(102-1)를 구비한다. 입력 회로(101-1)와 출력 회로(101-2)는 선택 신호(SEL1 ~ SEL3)가 연속적으로 입력된다는 점을 제외하고는 도 3의 입력 회로(15-1~15-n) 및 출력 회로(25-1~ 25-n)와 동일한 구조를 가진다. 따라서, 특성 제어 회로들(103-1~ 103-n)의 동작에 대한 상세한 설명을 생략한다.
도 9의 반도체 장치(900)는 제어하려는 특성이 여러 가지인 경우 제어하려는 특성마다 선택 신호를 인가하여야 한다. 그러나 도 11의 반도체 장치(1100)는 발생되는 특성 제어 신호(CON1 ~ CON3)를 디코딩 하여 새로운 신호를 만든다.
즉 도 11에서 제 1 내지 제 3 특성 제어 신호(CON1 ~ CON3)는 직접 신호(S1)의 특성을 제어하는 신호가 아니며 세 신호(CON1, CON2, CON3)를 모두 디코딩 한 제 1 내지 제 8 조합 신호(DCTRL1 ~ DCTRL8)가 신호(S1)의 특성을 제어한다.
이 경우 세 번의 연속적인 선택 신호(SE11-1 ~ SEL1-3)의 입력만으로도 8가지의 조합 신호(DCTRL1 ~ DCTRL8)를 발생할 수 있으므로 신호(S1)의 8개의 특성을 제어할 수 있다.
도 11의 반도체 장치(1100)는 모드 설정부(100-1)의 구성이 도 9의 모드 설정부(90-1)와 다르다.
모드 설정부(100-1)는 제 1 내지 제 3 제어부(C1, C2 C3) 및 디코더(D)를 구비한다.
제 1 제어부(C1)는 연속하여 입력되는 3 개의 선택 제어 신호(SELCTRL1-1 ~ SELCTRL1-3) 및 모드 셋 마스터 신호(MSM)에 응답하여 제 1 특성 제어 신호(CON1)를 발생한다. 제 2 및 제 3 제어부(C2, C3)는 전단의 제어부에서 출력되는 특성 제어 신호(CON1)와 모드 셋 마스터 신호(MSM)에 응답하여 대응되는 제 2 및 제 3 특성 제어 신호(CON2, CON3)를 발생한다.
도 9의 반도체 장치(900)와 달리 제 1 내지 제 3 제어부(C1, C2, C3)에서 발생되는 특성 제어 신호(CON1 ~ CON3)는 제 1 특성 제어 회로(103-1)로 인가되지 아니하고 디코더(D)로 인가된다.
디코더(D)는 제 1 내지 제 3 특성 제어 신호(CON1 ~ CON3)를 디코딩하여 상기 제 1 내지 제 8 조합 신호들(DCTRL1 ~ DCTRL8)을 발생한다. 제 1 내지 제 8 조합 신호들(DCTRL1 ~ DCTRL8)의 조합에 대응되는 하나의 특성이 제어된다.
예를 들어, 제 1 내지 제 8 조합 신호(DCTRL1 ~ DCTRL8)의 논리 값이 0000 0001이면 신호(S1)의 입력 기울기 특성을 제어하고 0000 0010이면 셋업-홀드 시간을 제어할 수 있다.
도 12는 본 발명의 실시예에 따른 신호 특성 제어 방법을 설명하는 플로우 차트이다.
도 13은 도 12의 1230 단계를 설명하는 플로우 차트이다.
입출력 핀들을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 방법(1200)은 모드 셋 마스터 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 1210 단계, 상기 모드 셋 마스터 신호가 제 1 레벨이면 상기 입출력 핀들을 통하여 입력되는 선택 신호의 레벨이 제 1 레벨인지 제 2 레벨인지를 판단하는 1220 단계 및 상기 선택 신호가 제 1 레벨이면 대응되는 특성 제어 신호를 발생하여 대응되는 상기 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 1230 단계를 구비한다.
상기 모드 셋 마스터 신호는 제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어하는 모드임을 의미한다. 모드 셋 마스터 신호는 MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생된다. 상기 신호는 데이터 또는 커맨드이다.
도 12의 방법(1200)은 도 3의 반도체 장치(300)의 동작에 대응된다. 1210 단계와 1220 단계는 도 3의 반도체 장치(300)의 설명에서 이미 설명되었으므로 상세한 설명을 생략한다.
상기 신호의 특성을 제어하는 1230 단계는 상기 선택 신호에 대응되는 선택 제어 신호를 발생하는 1310 단계, 상기 선택 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 상기 특성 제어 신호를 발생하는 1320 단계 및 상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 1330 단계를 구비한다.
1310 단계는 도 3의 반도체 장치(300)의 특성제어 회로들(33-1 ~ 33-n)에서 수행된다. 그리고, 1320 단계는 도 3의 반도체 장치(300)의 모드 설정부들(40-1 ~ 40-n)에서 수행된다. 1330 단계도 도 3의 반도 체 장치(300)의 특성제어 회로들(33-1 ~ 33-n)에서 수행된다.
도 12의 방법(1200)은 신호의 특성을 제어하는 모드를 나타내는 모드 셋 마스터 신호와 제어하고자 하는 신호가 입출력되는 입출력 핀으로 입력되는 선택 신호를 이용하여 신호의 특성을 제어하는 특성 제어 신호를 발생한다.
그리고 특성 제어 신호를 이용하여 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어한다. 이러한 방법에 의하여 반도체 장치의 입출력 핀들이 서로 독립적으로 제어될 수 있다. 도 12의 방법(1200)이 구현된 반도체 장치에 대하여 이미 설명된 바 있으므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치 및 신호 특성 제어 방법은 입출력 핀들을 통하여 입출력되는 신호들의 특성을 독립적으로 제어할 수 있는 장점이 있다. 즉, 원하는 핀에 대한 신호 특성만을 제어할 수 있음으로써 동작 마진을 최적화시킬 수 있고 최적의 시스템을 구성할 수 있다. 또한 복수개의 특성 제어가 가능하다는 장점을 가진다.
이와 같이 다양한 특성 제어가 가능하면서도 종래에 비하여 회로 면적의 증가 및 신호선의 증가를 최소화할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 종래의 반도체 장치를 설명하는 도면이다.
도 2는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 다른 종래의 반도체 장치를 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구조를 설명하는 도면이다.
도 4는 도 3의 반도체 장치의 동작을 설명하는 플로우 차트이다.
도 5는 도 3의 모드 설정부의 구조를 설명하는 도면이다.
도 6(a)는 도 3의 출력 회로의 구조를 설명하는 도면이다.
도 6(b)는 도 6(a)의 출력 버퍼를 설명하는 도면이다.
도 7(a)는 도 3의 출력 회로의 구조를 설명하는 도면이다.
도 7(b)는 도 7(a)의 출력 드라이버를 설명하는 도면이다.
도 8은 도 3의 입력 회로의 구조를 설명하는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 10은 도 9의 반도체 장치의 동작을 설명하는 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 도면이다.
도 12는 본 발명의 실시예에 따른 신호 특성 제어 방법을 설명하는 플로우 차트이다.
도 13은 도 12의 1230 단계를 설명하는 플로우 차트이다.

Claims (31)

  1. 입출력 핀들 ;
    상기 각각의 입출력 핀에 대응되며, 대응되는 상기 입출력 핀을 통하여 입력되는 선택 신호를 선택 제어 신호로서 발생하고 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 특성을 제어하는 특성 제어 회로들 ; 및
    상기 각각의 특성 제어 회로에 대응되며, 대응되는 상기 선택 제어 신호 및 모드 셋 마스터 신호에 응답하여 상기 특성 제어 신호를 발생하는 모드 설정부들을 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  2. 제 1항에 있어서, 상기 특성 제어 회로들은 각각,
    대응되는 상기 선택 신호에 응답하여 상기 선택 제어 신호를 출력하며, 상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입력되는 상기 신호의 특성을 제어하는 입력 회로 ; 및
    상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 출력되는 상기 신호의 특성을 제어하는 출력 회로를 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  3. 제 2항에 있어서, 상기 출력 회로는,
    입력되는 상기 신호를 버퍼링하는 출력 버퍼 ; 및
    상기 출력 버퍼에서 출력되는 상기 신호를 대응되는 상기 입출력 핀으로 전송하는 출력 드라이버를 구비하고,
    상기 출력 버퍼 및 상기 출력 드라이버는,
    상기 특성 제어 신호에 응답하여 상기 신호의 특성을 제어하며,
    상기 입력 회로는,
    입력되는 상기 신호를 버퍼링하여 출력하거나 또는 상기 선택 신호를 상기 선택 제어 신호로서 출력하는 입력 버퍼를 구비하고,
    상기 입력 버퍼는,
    상기 특성 제어 신호에 응답하여 상기 신호의 특성을 제어하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  4. 제 3항에 있어서, 상기 입력 회로는,
    상기 특성 제어 신호에 응답하여 상기 입력 버퍼에서 출력되는 상기 신호의 셋업 및 홀드 시간을 제어하는 셋업-홀드 회로를 더 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  5. 제 1항에 있어서, 상기 특성 제어 회로들은,
    상기 특성 제어 신호가 제 1 레벨인 경우 상기 신호의 특성을 제어하며,
    상기 특성 제어 신호는,
    상기 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  6. 제 1항에 있어서, 상기 모드 설정부들은 각각,
    상기 모드 셋 마스터 신호에 응답하여 상기 선택 제어 신호를 전송하거나 차단하는 제 1 전송 게이트 ;
    상기 제 1 전송 게이트의 출력을 저장하는 제 1 래치 ;
    상기 제 1 전송 게이트와 반대로 열리고 닫히며, 상기 모드 셋 마스터 신호에 응답하여 상기 제 1 래치의 출력을 전송하거나 차단하는 제 2 전송 게이트 ;
    상기 제 2 전송 게이트의 출력을 저장한 후 상기 특성 제어 신호로서 출력하는 제 2 래치 ; 및
    상기 모드 셋 마스터 신호의 논리 레벨을 반전시켜 상기 제 1 및 제 2 전송 게이트로 인가하는 인버터를 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  7. 제 1항에 있어서, 상기 모드 셋 마스터 신호는,
    제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어하는 모드임을 의미하고,
    MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  8. 제 1항에 있어서, 상기 신호는,
    데이터 또는 커맨드인 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  9. 입출력 핀들 ;
    대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 복수개의 특성들을 제어하기 위하여 n 개의 연속적인 선택 신호들을 수신하여 대응되는 n 개의 선택 제어 신호들로서 발생하고 제 1 내지 제 n 특성 제어 신호들을 수신하는 특성 제어 회로들 ; 및
    상기 각각의 특성 제어 회로에 대응되며, 수신되는 상기 n 개의 선택 제어 신호들 및 모드 셋 마스터 신호에 응답하여 상기 제 1 내지 제 n 특성 제어 신호들을 순차적으로 발생하는 모드 설정부들을 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  10. 제 9항에 있어서, 상기 특성 제어 회로들은 각각,
    연속적으로 입력되는 상기 n 개의 선택 신호들에 응답하여 상기 n 개의 선택 제어 신호들을 출력하며, 상기 제 1 내지 제 n 특성 제어 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 입력되는 상기 신호의 복수개의 특성들을 제어하는 입력 회로 ; 및
    상기 제 1 내지 제 n 특성 제어 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 출력되는 상기 신호의 복수개의 특성들을 제어하는 출력 회로를 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  11. 제 10항에 있어서, 상기 출력 회로는,
    입력되는 상기 신호를 버퍼링 하는 출력 버퍼 ; 및
    상기 출력 버퍼에서 출력되는 상기 신호를 대응되는 상기 입출력 핀으로 전송하는 출력 드라이버를 구비하고,
    상기 출력 버퍼 및 상기 출력 드라이버는,
    상기 제 1 내지 제 n 특성 제어 신호에 응답하여 상기 신호의 복수개의 특성들을 제어하며,
    상기 입력 회로는,
    입력되는 상기 신호를 버퍼링 하여 출력하거나 또는 상기 n 개의 선택 신호들을 상기 선택 제어 신호들로서 출력하는 입력 버퍼를 구비하고,
    상기 입력 버퍼는,
    상기 제 1 내지 제 n 특성 제어 신호에 응답하여 상기 신호의 복수개의 특성들을 제어하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  12. 제 11항에 있어서, 상기 입력 회로는,
    상기 제 1 내지 제 n 특성 제어 신호에 응답하여 상기 입력 버퍼에서 출력되는 상기 신호의 셋업 및 홀드 시간을 제어하는 셋업-홀드 회로를 더 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  13. 제 9항에 있어서, 상기 특성 제어 회로들은,
    상기 제 1 내지 제 n 특성 제어 신호 중 제 1 레벨을 가지는 특성 제어 신호에 응답하여 상기 신호의 특성을 제어하며,
    상기 제 1 내지 제 n 특성 제어 신호들은,
    상기 대응되는 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  14. 제 9항에 있어서, 상기 모드 설정부들은 각각,
    연속하여 입력되는 상기 n 개의 선택 제어 신호 및 상기 모드 셋 마스터 신호에 응답하여 상기 제 1 특성 제어 신호를 발생하는 제 1 제어부 ; 및
    전단의 제어부에서 출력되는 특성 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 대응되는 상기 제 2 내지 제 n 특성 제어 신호를 발생하는 제 2 내지 제 n 제어부들을 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  15. 제 14항에 있어서, 상기 제 1 제어부는,
    상기 모드 셋 마스터 신호에 응답하여 상기 선택 제어 신호를 전송하거나 차단하는 제 1 전송 게이트 ;
    상기 제 1 전송 게이트의 출력을 저장하는 제 1 래치 ;
    상기 제 1 전송 게이트와 반대로 열리고 닫히며, 상기 모드 셋 마스터 신호에 응답하여 상기 제 1 래치의 출력을 전송하거나 차단하는 제 2 전송 게이트 ;
    상기 제 2 전송 게이트의 출력을 저장한 후 상기 제 1 특성 제어 신호로서 출력하는 제 2 래치 ; 및
    상기 모드 셋 마스터 신호의 논리 레벨을 반전시켜 상기 제 1 및 제 2 전송 게이트로 인가하는 인버터를 구비하며,
    상기 제 2 내지 제 n 제어부는 각각,
    상기 제 1 제어부와 동일한 구조를 가지며, 상기 제 1 전송 게이트로 전단의 제어부에서 출력되는 특성 제어 신호가 입력되고, 제 2 래치가 상기 제 2 내지 제 n 특성 제어 신호를 출력하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  16. 제 9항에 있어서, 상기 모드 셋 마스터 신호는,
    제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어하는 모드임을 의미하고,
    MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  17. 제 9항에 있어서, 상기 신호는,
    데이터 또는 커맨드인 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  18. 입출력 핀들 ;
    대응되는 상기 입출력 핀을 통하여 입출력되는 신호의 특성을 제어하기 위하여 n 개의 연속적인 선택 신호들을 수신하여 대응되는 n 개의 선택 제어 신호들로서 발생하고 제 1 내지 제 { 2}^{n } 조합 신호들을 수신하는 특성 제어 회로들 ; 및
    상기 각각의 특성 제어 회로에 대응되며, 수신되는 상기 n 개의 선택 제어 신호들 및 모드 셋 마스터 신호에 응답하여 상기 제 1 내지 제 { 2}^{n } 조합 신호들을 순차적으로 발생하는 모드 설정부들을 구비하고,
    상기 제 1 내지 제 { 2}^{n } 조합 신호들에 의하여 상기 신호의 특성이 제어되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  19. 제 18항에 있어서, 상기 특성 제어 회로들은 각각,
    연속적으로 입력되는 상기 n 개의 선택 신호들에 응답하여 상기 n 개의 선택 제어 신호들을 출력하며, 상기 제 1 내지 제 { 2}^{n } 조합 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 입력되는 상기 신호의 특성을 제어하는 입력 회로 ; 및
    상기 제 1 내지 제 { 2}^{n } 조합 신호들에 응답하여 대응되는 상기 입출력 핀을 통하여 출력되는 상기 신호의 특성을 제어하는 출력 회로를 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  20. 제 19항에 있어서, 상기 출력 회로는,
    입력되는 상기 신호를 버퍼링 하는 출력 버퍼 ; 및
    상기 출력 버퍼에서 출력되는 상기 신호를 대응되는 상기 입출력 핀으로 전송하는 출력 드라이버를 구비하고,
    상기 출력 버퍼 및 상기 출력 드라이버는,
    상기 제 1 내지 제 { 2}^{n } 조합 신호에 응답하여 상기 신호의 특성을 제어하며,
    상기 입력 회로는,
    입력되는 상기 신호를 버퍼링 하여 출력하거나 또는 상기 n 개의 선택 신호들을 상기 선택 제어 신호들로서 출력하는 입력 버퍼를 구비하고,
    상기 입력 버퍼는,
    상기 제 1 내지 제 { 2}^{n } 조합 신호에 응답하여 상기 신호의 특성을 제어하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  21. 제 20항에 있어서, 상기 입력 회로는,
    상기 제 1 내지 제 { 2}^{n } 조합 신호에 응답하여 상기 입력 버퍼에서 출력되는 상기 신호의 셋업 및 홀드 시간을 제어하는 셋업-홀드 회로를 더 구비하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  22. 제 18항에 있어서, 상기 모드 설정부들은 각각,
    연속하여 입력되는 상기 n 개의 선택 제어 신호 및 상기 모드 셋 마스터 신호에 응답하여 제 1 특성 제어 신호를 발생하는 제 1 제어부 ;
    전단의 제어부에서 출력되는 특성 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 대응되는 제 2 내지 제 n 특성 제어 신호를 발생하는 제 2 내지 제 n 제어부들 ; 및
    상기 제 1 내지 제 n 특성 제어 신호를 디코딩하여 상기 제 1 내지 제 { 2}^{n } 조합 신호들을 발생하는 디코더를 구비하고,
    상기 제 1 내지 제 { 2}^{n } 조합 신호들의 조합에 대응되는 상기 신호의 하나의 특성이 제어되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  23. 제 22항에 있어서, 상기 제 1 제어부는,
    상기 모드 셋 마스터 신호에 응답하여 상기 선택 제어 신호를 전송하거나 차단하는 제 1 전송 게이트 ;
    상기 제 1 전송 게이트의 출력을 저장하는 제 1 래치 ;
    상기 제 1 전송 게이트와 반대로 열리고 닫히며, 상기 모드 셋 마스터 신호에 응답하여 상기 제 1 래치의 출력을 전송하거나 차단하는 제 2 전송 게이트 ;
    상기 제 2 전송 게이트의 출력을 저장한 후 상기 제 1 특성 제어 신호로서 출력하는 제 2 래치 ; 및
    상기 모드 셋 마스터 신호의 논리 레벨을 반전시켜 상기 제 1 및 제 2 전송 게이트로 인가하는 인버터를 구비하며,
    상기 제 2 내지 제 n 제어부는 각각,
    상기 제 1 제어부와 동일한 구조를 가지며, 상기 제 1 전송 게이트로 전단의 제어부에서 출력되는 특성 제어 신호가 입력되고, 제 2 래치가 상기 제 2 내지 제 n 특성 제어 신호를 출력하는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  24. 제 22항에 있어서, 상기 제 1 내지 제 n 특성 제어 신호들은,
    상기 대응되는 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  25. 제 18항에 있어서, 상기 모드 셋 마스터 신호는,
    제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어하는 모드임을 의미하고,
    MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생되는 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  26. 제 18항에 있어서, 상기 신호는,
    데이터 또는 커맨드인 것을 특징으로 하는 입출력 핀을 통하여 전송되는 신호의 특성을 제어하는 반도체 장치.
  27. 입출력 핀들을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 방법에 있어서,
    모드 셋 마스터 신호가 제 1 레벨인지 제 2 레벨인지를 판단하는 단계 ;
    상기 모드 셋 마스터 신호가 제 1 레벨이면 상기 입출력 핀들을 통하여 입력되는 선택 신호의 레벨이 제 1 레벨인지 제 2 레벨인지를 판단하는 단계 ; 및
    상기 선택 신호가 제 1 레벨이면 대응되는 특성 제어 신호를 발생하여 대응되는 상기 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 단계를 구비하는 것을 특징으로 하는 신호 특성 제어 방법.
  28. 제 27항에 있어서, 상기 신호의 특성을 제어하는 단계는,
    상기 선택 신호에 대응되는 선택 제어 신호를 발생하는 단계 ;
    상기 선택 제어 신호와 상기 모드 셋 마스터 신호에 응답하여 상기 특성 제어 신호를 발생하는 단계 ; 및
    상기 특성 제어 신호에 응답하여 대응되는 상기 입출력 핀을 통하여 입력 또는 출력되는 신호의 특성을 제어하는 단계를 구비하는 것을 특징으로 하는 신호 특성 제어 방법.
  29. 제 27항에 있어서, 상기 특성 제어 신호는,
    제 1 레벨인 경우 상기 신호의 특성을 제어하며, 상기 선택 신호 및 상기 모드 셋 마스터 신호가 모두 제 1 레벨이면 제 1 레벨로 발생되는 것을 특징으로 하는 신호 특성 제어 방법.
  30. 제 27항에 있어서, 상기 모드 셋 마스터 신호는,
    제 1 레벨로 발생되면 상기 입출력 핀들을 통하여 입출력되는 상기 신호의 특성을 제어하는 모드임을 의미하고,
    MRS(Mode Register Set)와 어드레스의 조합에 의해서 발생되거나 또는 명령어의 조합에 의해서 발생되는 것을 특징으로 하는 신호 특성 제어 방법.
  31. 제 27항에 있어서, 상기 신호는,
    데이터 또는 커맨드인 것을 특징으로 하는 신호 특성 제어 방법.
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