KR20050112851A - 플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치 - Google Patents

플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다. 특히 플라즈마 디스플레이 패널의 구동 방법에서, 유지 전극을 접지 전압으로 바이어스한 상태에서 주사 전극에 리셋 기능, 어드레스 기능 및 유지방전 기능을 가지는 파형을 인가한다. 이 때 주사 전극에 유지방전 기능을 가지는 파형을 인가할 때 어드레스 전극을 플로팅한다. 이 때, 어드레스 전극의 전압이 주사 전극의 전압을 따라 감소할 수 있도록 한다. 이와 같이 하면, 유지 전극을 구동하는 보드를 제거할 수 있으며, 이에 따라 구동보드 가격을 절감할 수 있다.

Description

플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치{DRIVING METHOD OF PLASMA DISPLAY PANEL AND PLASMA DISPLAY DEVICE}
본 발명은 플라즈마 표시 패널(plasma display panel, PDP)의 구동 방법에 관한 것이다.
플라즈마 표시 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 표시 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형과 교류형으로 구분된다.
직류형 플라즈마 표시 패널은 전극이 방전 공간에 그대로 노출되어 있어서 전압이 인가되는 동안 전류가 방전공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 플라즈마 표시 패널에서는 전극을 유전체층이 덮고 있어 자연스러운 커패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
이러한 교류형 플라즈마 표시 패널에는 그 한쪽 면에 서로 평행인 주사 전극 및 유지 전극이 형성되고 다른 쪽 면에 이들 전극과 직교하는 방향으로 어드레스 전극이 형성된다. 그리고 유지 전극은 각 주사 전극에 대응해서 형성되며, 그 일단이 서로 공통으로 연결되어 있다.
도 1은 일반적인 교류형 플라즈마 표시 패널의 일부 사시도이다.
도 1에 나타낸 바와 같이, 플라즈마 표시 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(13)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.
일반적으로 교류형 플라즈마 표시 패널은 한 프레임이 복수의 서브필드로 분할되어 구동되며, 각 서브필드는 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다.
리셋 기간은 셀에 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 켜질 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간이다.
이러한 동작을 하기 위해서 유지 기간에서는 주사 전극과 유지 전극에 교대로 유지방전 펄스가 인가되고, 리셋 기간과 어드레스 기간에서는 주사 전극에 리셋 파형과 주사 파형이 인가된다. 따라서 주사 전극을 구동하기 위한 주사 구동 보드와 유지 전극을 구동하기 위한 유지 구동 보드가 별개로 존재하여야 한다. 이와 같이 구동 보드가 따로 존재하면 샤시 베이스에 구동 보드를 실장하는 문제점이 있으며, 두 개의 구동 보드로 인해서 단가가 증가한다.
따라서 두 구동 보드를 하나로 통합하여 주사 전극의 한쪽 끝에 형성하고, 유지 전극의 한쪽 끝을 길게 연장하여 통합 보드에 연결하는 방법이 제안되었다. 그런데 이와 같이 두 구동 보드를 통합하면 길게 연장된 유지 전극에서 형성되는 임피던스 성분이 크게 된다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 유주사 전극과 유지 전극을 구동할 수 있는 통합 보드를 가지는 플라즈마 표시 패널을 제공하는 것이다. 또한 본 발명은 통합 보드에 적합한 구동 파형을 제공하는 것을 그 기술적 과제로 한다.
이러한 과제를 해결하기 위해 본 발명은 유지 전극을 접지시키고 주사 전극에 구동 파형을 인가한다.
본 발명의 한 특징에 따르면, 복수의 제1 전극과 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하는 플라즈마 표시 패널에서 한 프레임을 복수의 서브필드로 나누어 구동하는 방법이 제공된다. 이 구동 방법은 적어도 하나의 서브필드에서, 어드레스 기간에서 켜질 방전 셀을 선택하는 단계, 그리고 유지 기간에서 상기 제1 전극을 제1 전압으로 바이어스한 상태에서 상기 제2 전극에 상기 제1 전압보다 높은 제2 전압과 상기 제1 전압보다 낮은 제3 전압을 교대로 인가하는 단계를 포함하며, 상기 유지 기간에서 적어도 상기 제2 전극에 상기 제3 전압이 인가되는 동안 상기 제3 전극을 플로팅한다.
또한, 이 구동 방법은, 상기 어드레스 기간에서 상기 켜질 방전 셀의 제3 전극에는 제4 전압이 인가되고, 켜지지 않을 방전 셀의 제3 전극에는 상기 제4 전압보다 낮은 제5 전압이 인가되며, 상기 제3 전극의 플로팅 시에 상기 제3 전극이 상기 제5 전압을 공급하는 전원과 전기적으로 차단된다. 그리고 상기 유지 기간 동안 상기 제3 전극을 플로팅할 수 있다. 이 때, 상기 유지 기간에서 적어도 상기 제1 전극에 상기 제2 전압이 인가되는 동안 상기 제3 전극과 상기 제4 전압을 공급하는 전원이 전기적으로 차단된다.
그리고 리셋 기간과 어드레스 기간에서 상기 제1 전극은 상기 제1 전압으로 바이어스되어 있으며, 상기 제1 전압은 접지 전압이고, 상기 제4 전압은 접지 전압일 수 있다.
그리고 본 발명의 다른 특징에 따르면 플라즈마 표시 장치가 제공된다. 플라즈마 표시 장치는, 복수의 제1 전극 및 제2 전극 그리고 상기 제1 전극 및 제2 전극에 교차하는 복수의 제3 전극을 포함하는 패널, 어드레스 기간에서 켜질 방전 셀의 제3 전극에 제1 전압을 인가하고 켜지지 않을 방전 셀의 제3 전극에 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 복수의 선택 회로, 그리고 유지 기간에서, 상기 제2 전극의 전압을 제3 전압으로 유지한 상태에서 상기 제1 전극에 상기 제3 전압보다 높은 제4 전압과 상기 제3 전압보다 낮은 제5 전압을 교대로 인가하고, 적어도 상기 제2 전극에 상기 제5 전압이 인가되는 동안 상기 제3 전극을 플로팅시키는 구동 회로를 포한다. 이 때, 상기 복수의 선택 회로 각각은, 상기 제1 전압을 공급하는 제1 전원과 상기 제3 전극 사이에 전기적으로 연결되는 제1 트랜지스터, 그리고 상기 제2 전압을 공급하는 제2 전원과 상기 제3 전극 사이에 전기적으로 연결되는 제2 트랜지스터를 포함하며, 상기 플라즈마 표시 장치는, 상기 복수의 선택 회로의 제2 트랜지스터와 상기 제2 전원 사이에 전기적으로 연결되어 상기 플로팅 시에 턴오프되는 제1 스위치를 포함한다.
그리고 상기 플라즈마 표시 장치는, 상기 복수의 선택 회로의 제1 트랜지스터와 상기 제1 전원 사이에 전기적으로 연결되는 제2 스위칭 소자를 더 포함할 수 있으며, 이 때, 상기 구동 회로는 상기 유지 기간 동안 상기 제3 전극을 플로팅하고, 상기 유지 기간에서 적어도 상기 제1 전극에 상기 제4 전압이 인가되는 동안 상기 제2 스위칭 소자가 턴오프된다.
본 발명의 또 다른 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극과 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하는 플라즈마 표시 패널, 그리고 상기 제2 전극 및 상기 제3 전극에 상기 플라즈마 표시 패널이 화상을 표시하기 위한 구동 파형을 인가하며 상기 화상이 표시되는 동안 상기 제1 전극을 제1 전압으로 바이어스하는 구동 보드를 포함하며, 상기 플라즈마 표시 패널과 대향하고 있는 샤시 베이스를 포함하며, 상기 구동 보드는 적어도 하나의 서브필드의 유지 기간에서 유지방전을 위해 상기 제2 전극에 상기 제1 전압보다 높은 제2 전압과 상기 제1 전압보다 낮은 제3 전압을 교대로 가지는 펄스를 인가하며, 상기 유지 기간에서 상기 제2 전극에 상기 제2 전압이 인가될 때 상기 제3 전극의 전압이 양의 전압 상태로 되고, 상기 제2 전극에 상기 제3 전압이 인가될 때 상기 제3 전극의 전압이 음의 전압 상태로 된다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
그리고 본 발명에서 언급되는 벽 전하란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. 또한 벽 전압은 벽 전하에 의해서 셀의 벽에 형성되는 전위차를 말한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구조에 대해서 도 2 내지 도 4를 참조하여 자세하게 설명한다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 분해 사시도이며, 도 3은 본 발명의 실시 예에 따른 플라즈마 표시 패널의 개략적인 개념이다. 도 4는 본 발명의 실시 예에 따른 샤시 베이스의 개략적인 평면도이다.
도 2에 나타낸 바와 같이, 플라즈마 표시 장치는 플라즈마 표시 패널(10), 샤시 베이스(20), 전면 케이스(30) 및 후면 케이스(40)를 포함한다.
샤시 베이스(20)는 플라즈마 표시 패널(10)에서 영상이 표시되는 면의 반대측에 배치되어 플라즈마 표시 패널(10)과 결합된다.
전면 및 후면 케이스(30, 40)는 플라즈마 표시 패널(10)의 전면 및 샤시 베이스(20)의 후면에 각각 배치되어, 플라즈마 표시 패널(10) 및 샤시 베이스(20)와 결합되어 플라즈마 표시 장치를 형성한다.
그리고 도 3을 보면, 플라즈마 표시 패널(10)은 세로 방향으로 뻗어 있는 복수의 어드레스 전극(A1-Am), 그리고 가로 방향으로 뻗어 있는 복수의 주사 전극(Y1-Yn) 및 복수의 유지 전극(X1-Xn)을 포함한다.
유지 전극(X1-Xn)은 각 주사 전극(Y1-Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다.
그리고 플라즈마 표시 패널(10)은 유지 및 주사 전극(X1-Xn, Y1-Yn)이 배열된 절연 기판과 어드레스 전극(A1-Am)이 배열된 절연 기판을 포함하다.
두 절연 기판은 주사 전극(Y1-Yn)과 어드레스 전극(A1-Am) 및 유지 전극(X1-Xn)과 어드레스 전극(A1-Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치되어 있다. 이때, 어드레스 전극(A1-Am)과 유지 및 주사 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀(12)을 형성한다.
도 4에 나타낸 바와 같이, 샤시 베이스(20)에는 플라즈마 표시 패널(10)의 구동에 필요한 보드(100∼500)가 형성되어 있다.
어드레스 버퍼 보드(100)는 샤시 베이스(20)의 상부 및 하부에 각각 형성되어 있고, 단일 보드로 이루어질 수도 있으며 복수의 보드로 이루어질 수도 있다. 도 4에서는 듀얼 구동을 하는 플라즈마 표시 장치를 예를 들어 설명하고 있지만, 싱글 구동의 경우에 어드레스 버퍼 보드(100)는 샤시 베이스(20)의 상부 및 하부 중 어느 한 곳에 배치된다. 이러한 어드레스 버퍼 보드(100)는 영상 처리 및 제어 보드(400)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 전압을 각 어드레스 전극(A1-Am)에 인가한다.
주사 구동 보드(200)는 샤시 베이스(20)의 좌측에 배치되어 있으며, 주사 구동 보드(200)는 주사 버퍼 보드(300)를 거쳐 주사 전극(Y1-Yn)에 전기적으로 연결되어 있으며, 영상 처리 및 제어 보드(400)로부터 구동 신호를 수신하여 주사 전극(Y1-Yn)에 구동 전압을 인가한다. 그리고 유지 전극(X1-Xn)은 일정 전압으로 바이어스 되어 있다.
주사 버퍼 보드(300)는 어드레스 기간에서 주사 전극(Y1-Yn)을 순차적으로 선택하기 위한 전압을 주사 전극(Y1-Yn)에 인가한다.
그리고 도 4에서는 주사 구동 보드(200)와 주사 버퍼 보드(300)가 샤시 베이스(20)의 좌측에 배치되는 것으로 도시하였지만, 샤시 베이스(20)의 우측에 배치될 수도 있다. 또한 주사 버퍼 보드(300)는 주사 구동 보드(200)와 일체형으로 형성될 수도 있다.
영상 처리 및 제어 보드(400)는 외부로부터 영상 신호를 수신하여 어드레스 전극(A1-Am) 구동에 필요한 제어 신호와 주사 전극(Y1-Yn) 구동에 필요한 제어 신호를 생성하여 각각 어드레스 구동 보드(100)와 주사 구동 보드(200)에 인가한다. 전원 보드(500)는 플라즈마 표시 장치의 구동에 필요한 전원을 공급한다. 영상 처리 및 제어 보드(400)와 전원 보드(500)는 샤시 베이스(20)의 중앙에 배치될 수 있다.
다음, 도 5를 참조하여 본 발명의 제1 실시 예에 따른 플라즈마 표시 패널의 구동 파형에 대해서 설명한다.
도 5는 본 발명의 제1 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다. 아래에서는 편의상 하나의 셀을 형성하는 주사 전극(이하, "Y 전극"이라 함), 유지 전극(이하, "X 전극"이라 함) 및 어드레스 전극(이하, "A 전극"이라 함)에 인가되는 구동 파형에 대해서만 설명한다. 그리고 도 5의 구동 파형에서 Y 전극에 인가되는 전압은 주사 구동 보드(200)와 주사 버퍼 보드(300)에서 공급되고 A 전극에 인가되는 전압은 어드레스 버퍼 보드(100)에서 공급된다. 또한 X 전극은 기준 전압(도 5에서는 0V)으로 바이어스되어 있으므로, X 전극에 인가되는 전압에 대해서는 설명을 생략한다.
도 5를 보면, 하나의 서브필드는 리셋 기간(Pr), 어드레스 기간(Pa) 및 유지 기간(Ps)을 포함하고, 리셋 기간(Pr)은 상승 기간(Pr1) 및 하강 기간(P r2)을 포함한다.
리셋 기간(Pr)의 상승 기간(Pr1)은 Y 전극, X 전극 및 A 전극에 벽 전하를 형성하는 기간이며, 하강 기간(Pr2)은 상승 기간(Pr1)에서 형성된 벽 전하를 일부 소거하여 어드레스 방전에 용이하도록 하는 기간이다. 어드레스 기간(Pa)은 복수의 방전 셀 중에서 유지 기간(Ps)에서 유지방전을 일으킬 방전 셀을 선택하는 기간이다. 유지 기간(Ps)은 주사 전극(Y)과 유지 전극(X)에 차례로 유지방전 펄스를 인가하여 어드레스 기간(Pa)에서 선택된 방전 셀을 유지방전시키는 기간이다.
그리고 플라즈마 표시 패널에는 각 기간(Pr, Pa, Ps)에서 Y 전극 및 X 전극에 구동 전압을 인가하는 주사/유지 구동 회로, 그리고 A 전극에 구동 전압을 인가하는 어드레스 구동 회로가 연결되어 하나의 표시 장치를 이룬다.
리셋 기간(Pr)의 상승 기간(Pr1)에서는 A 전극 및 X 전극을 기준 전압(도 5에서는 0V)으로 유지한 상태에서 Vs 전압에서 Vset 전압을 향하여 완만하게 상승하는 전압이 Y 전극에 인가된다. 도 5에서는 Y 전극의 전압이 램프 형태로 증가하는 것으로 도시하였다. Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다. 그리고 전극의 전압이 도 5와 같이 점진적으로 변하는 경우에는 셀에 미약한 방전이 일어나면서 외부에서 인가된 전압과 셀의 벽 전압의 합이 방전 개시 전압 상태를 유지하도록 벽 전하가 형성된다. 이러한 원리에 대해서는 웨버(Weber)의 미국등록특허 제5,745,086에 개시되어 있다. 리셋 기간에서는 모든 셀의 상태를 초기화하여야 하므로 Vset 전압은 모든 조건의 셀에서 방전이 일어날 수 있을 정도의 높은 전압이다. 또한, Vs 전압은 일반적으로 유지 기간에서 Y 전극에 인가되는 전압과 동일한 전압이며, Y 전극과 X 전극 사이의 방전 개시 전압보다 낮은 전압이다.
이어서, 하강 기간(Pr2)에서는 A 전극을 기준 전압으로 유지한 상태에서 Vs 전압에서 Vnf 전압까지 완만하게 하강하는 전압을 Y 전극에 인가한다. 그러면 Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다. 일반적으로 Vnf 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다.
다음, 어드레스 기간에서 켜질 셀을 선택하기 위해 주사 전극(Y)과 어드레스 전극(A)에 각각 VscL 전압을 가지는 주사 펄스 및 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 선택되지 않는 주사 전극(Y)은 VscL 전압보다 높은 VscH 전압으로 바이어스하고, 켜지지 않을 셀의 어드레스 전극에는 기준 전압을 인가한다. 이러한 동작을 수행하기 위해, 주사 버퍼 보드(300)는 Y 전극(Y1∼Yn) 중 VscL의 주사 펄스가 인가될 Y 전극을 선택하며, 예를 들어 싱글 구동에서 세로 방향으로 배열된 순서대로 Y 전극을 선택할 수 있다. 그리고 어드레스 버퍼 보드(100)는 하나의 Y 전극이 선택될 때 해당 Y 전극에 의해 형성된 셀을 통과하는 A 전극(A1∼Am) 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.
구체적으로, 먼저 첫 번째 행의 주사 전극(도 3의 Y1)에 VscL 전압의 주사 펄스를 인가하는 동시에 첫 번째 행 중 켜질 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가한다. 그러면 첫 번째 행의 Y 전극과 Va 전압이 인가된 A 전극 사이에서 방전이 일어나서, Y 전극에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 그 결과 Y 전극과 X 전극 사이에 Y 전극의 전위가 X 전극의 전위에 대해 높도록 벽 전압(Vwxy)이 형성된다. 이어서, 두 번째 행의 Y 전극(도 3의 Y2)에 VscL 전압의 주사 펄스를 인가하면서 두 번째 행 중 표시하고자 하는 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가한다. 그러면 앞에서 설명한 것처럼 Va 전압이 인가된 A 전극과 두 번째 행의 Y 전극에 의해 형성되는 셀에서 어드레스 방전이 일어나서 셀에 앞서 설명한 것처럼 벽 전하가 형성된다. 마찬가지로 나머지 행의 Y 전극에 대해서도 순차적으로 VscL 전압의 주사 펄스를 인가하면서 켜질 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가하여 벽 전하를 형성한다.
이러한 어드레스 기간에서 VscL 전압은 일반적으로 Vnf 전압과 같거나 낮은 레벨로 설정되고 Va 전압은 기준 전압보다 높은 레벨로 설정된다. 예를 들어, VscL 전압과 Vnf 전압이 같은 경우에 Va 전압이 인가될 때 셀에서 어드레스 방전이 일어나는 이유에 대해서 설명하면, 리셋 기간에서 Vnf 전압이 인가되었을 때, A 전극과 Y 전극 사이의 벽 전압과 A 전극과 Y 전극 사이의 외부 전압(Vnf)의 합은 A 전극과 Y 전극 사이의 방전 개시 전압(Vfay)으로 결정된다. 그런데 어드레스 기간에서 A 전극에 0V가 인가되고 Y 전극에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압이 형성되므로 방전이 일어날 수 있지만, 일반적으로 이 경우의 방전 지연 시간이 주사 펄스와 어드레스 펄스의 폭보다 길어서 방전이 일어나지 않는다. 그런데 A 전극에 Va 전압이 인가되고 Y 전극에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압보다 높은 전압이 형성되어 방전 지연 시간이 주사 펄스의 폭보다 줄어들어서 방전이 일어날 수 있다. 이때, 어드레스 방전이 더 잘 일어나도록 하기 위해서 VscL 전압을 Vnf 전압보다 낮은 전압으로 설정할 수 있다.
다음, 어드레스 기간(Pa)에서 어드레스 방전이 일어난 셀에서는 X 전극에 대한 Y 전극의 벽 전압(Vwxy)이 높은 전압으로 형성되었으므로, 유지 기간에서는 Y 전극에 먼저 Vs 전압을 가지는 펄스를 인가하여 Y 전극과 X 전극 사이에서 유지방전을 일으킨다. 이때, Vs 전압은 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy)보다는 낮고 (Vs+Vwxy) 전압이 Vfxy 전압보다 낮도록 설정된다. 유지방전의 결과 Y 전극에 (-) 벽 전하가 형성되고 X 전극과 A 전극에 (+) 벽 전하가 형성되어, Y 전극에 대한 X 전극의 벽 전압(Vfyx)이 높은 전압으로 형성된다.
이어서 Y 전극에 대한 X 전극의 벽 전압(Vfyx)이 높은 전압으로 형성되었으므로, Y 전극에 -Vs 전압을 가지는 펄스를 인가하여 Y 전극과 X 전극 사이에서 유지방전을 일으킨다. 그 결과 Y 전극에 (+) 벽 전하가 형성되고 X 전극과 A 전극에 (-) 벽 전하가 형성되어 Y 전극에 Vs 전압이 인가될 때 유지방전이 일어날 수 있는 상태로 된다. 이후, 주사 전극(Y)에 Vs 전압의 유지방전 펄스를 인가하는 과정과 유지 전극(X)에 Vs 전압의 유지방전 펄스를 인가하는 과정을 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복한다.
이와 같이 본 발명의 제1 실시예에서는 X 전극을 기준 전압으로 바이어스한 상태에서 Y 전극에 인가되는 구동 파형만으로 리셋 동작, 어드레스 동작 및 유지방전 동작을 수행할 수 있다. 따라서 X 전극을 구동하는 구동 보드를 제거할 수 있으며, 단지 X 전극을 기준 전압으로 바이어스만 하면 된다.
도 5를 보면, 본 발명의 제1 실시 예에서는 유지 기간(Ps)에 Y 전극에만 유지방전을 위한 전압(Vs, -Vs)이 교번되어 인가되며, X 전극의 전압은 계속 기준 전압으로 유지된다. 그런데 이 경우에는 모든 방전셀의 조건이 동일하다면 어드레스 기간(Pa)에 선택되지 않은 셀에서 X 전극과 Y 전극 사이의 벽 전압이 거의 0V이기 때문에 유지 기간(Ps)에서 Y 전극에 전압(Vs, -Vs)이 인가되더라도 선택되지 않는 방전 셀의 Y 전극과 X 전극 사이에 방전이 일어나지 않는다.
앞서 설명한 것처럼 리셋 기간(Pr)의 하강 기간(Pr2)에서 Y 전극의 전압이 Vnf 전압까지 하강하는데 이 때 Vnf 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy)과 비슷한 값이다. 그런데 일반적으로 Vfxy 전압이 Vfay 전압보다 크므로 Y 전극의 전압이 Vnf 전압까지 감소하는 경우에 도 6과 같이 A 전극에는 (+)의 벽 전하가 형성되고 Y 전극에는 (-)의 벽 전하가 형성된다. 이 상태에서 유지 기간에서 Y 전극에 -Vs 전압이 인가되고 A 전극에 기준 전압이 인가되면 A 전극과 Y 전극 사이의 벽 전압에 의해 어드레스 기간에서 어드레싱 안 된 셀에서 오방전이 일어날 수 있다.
이러한 오방전을 방지할 수 있는 실시 예에 대해서 도 7을 참조하여 상세하게 설명한다. 도 7은 본 발명의 제2 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다.
도 7에 나타낸 바와 같이, 본 발명의 제2 실시 예에 따른 구동 파형은 유지 기간(Ps)에서 Y 전극에 -Vs 전압이 인가될 때 A 전극을 플로팅시킨다는 점을 제외하면 본 발명의 제1 실시 예와 동일하다.
구체적으로, 유지 기간(Ps)에서 Y 전극에 Vs 전압과 -Vs 전압을 가지는 펄스를 교대로 인가하고, Y 전극에 -Vs 전압이 인가될 때 A 전극을 플로팅시킨다. A 전극과 Y 전극에 의해 커패시턴스 성분이 형성되므로, Y 전극의 전압이 감소할 때 A 전극이 플로팅되면 A 전극의 전압도 Y 전극의 전압을 따라서 감소하게 된다. 따라서, Y 전극에 -Vs 전압이 인가될 때 A 전극과 Y 전극 사이의 전압이 제1 실시 예에 비해 작아지므로 어드레스 기간(Pa)에 선택되지 않은 셀의 Y 전극과 A 전극 사이에서 오방전을 방지할 수 있게 된다.
도 8은 일반적인 어드레스 IC를 나타낸 도면이다.
도 8에 나타낸 바와 같이 일반적인 어드레스 IC는 복수의 어드레스 선택 회로를 포함한다. 구체적으로, 어드레스 선택 회로는 복수의 A 전극에 각각 연결되며, 각각 두 개의 트랜지스터(AH, AL)를 포함한다. 트랜지스터(AH, A L)는 바디 다이오드를 가지는 전계 효과 트랜지스터이다. 그리고 A 전극과 Y 전극에 의해 커패시턴스 성분(이하, 패널 커패시터(Cp)라 함)이 형성된다. 즉, 도 8에서는 패널 커패시터(Cp)의 일단은 어드레스 IC와 연결되고 패널 커패시터(Cp)의 타단은 Y 전극에 구동 전압을 인가하기 위한 주사전극 구동부에 연결되어 있는 것으로 도시하였다.
트랜지스터(AH)는 어드레스 전압(Va)을 공급하는 전원(Va)과 A 전극 사이에 연결되며, 트랜지스터(AH)가 턴온되면 A 전극에 Va 전압을 공급한다(경로 ①). 트랜지스터(AL)는 접지 전압을 공급하는 전원(0V)과 A 전극 사이에 연결되며, 트랜지스터(AL)가 턴온되면 A 전극에 접지 전압을 공급한다(경로 ②). 즉, 어드레스 기간(Pa)에서 트랜지스터(AH)가 턴온되어 어드레스 전압(Va)이 인가된 A 전극은 선택되고 스위칭 소자(AL)가 턴온되어 접지 전압이 인가된 A 전극은 선택이 되지 않는다.
그런데, 도 8에 도시된 일반적인 어드레스 IC는 바디 다이오드를 가지기 때문에 도 7과 같이 유지 기간(Ps)에서 Y 전극에 -Vs 전압이 인가될 때 A 전극 플로팅 시 A 전극의 전압이 Y 전극의 전압을 따라서 감소하다가 A 전극의 전압이 접지 전압보다 낮아지면, 어드레스 선택 회로의 스위칭 소자(AH)의 바디 다이오드를 통하여 A 전극의 전압이 접지 전압으로 클램핑된다(도 8의 경로 ②). 따라서, A 전극의 전압이 접지 전압 이하로 내려갈 수가 없다. 이렇게 되면 도 6의 구동 파형과 동일하게 되므로 도 7에 도시된 구동 파형에서의 효과가 나타나지 않게 된다. 이러한 문제점을 해결하기 위한 실시 예에 대해 도 9를 참고로 상세하게 설명한다.
도 9는 도 7에 도시된 유지 기간에서의 어드레스 구동 파형을 생성하기 위한 본 발명의 제1 실시 예에 따른 어드레스 IC를 나타낸 도면이다.
도 9에 나타낸 바와 같이, 전원(0V)과 트랜지스터(AL) 사이에 스위치(SW1)가 연결된다는 점을 제외하면 도 8의 어드레스 IC와 동일한다.
구체적으로, 본 발명의 제1 실시 예에 따른 어드레스 IC는 복수의 어드레스 선택 회로를 포함하며, 어드레스 IC와 전원(0V) 사이에 스위칭 소자(SW1)가 전기적으로 연결된다. 스위칭 소자(SW1)는 유지 기간(Ps)에서 Y 전극에 -Vs 전압이 인가될 때 A 전극 플로팅 시 턴오프되어 A 전극을 전원(0V)과 차단시켜 A 전극의 전압이 Y 전극의 전압을 따라서 감소되도록 한다. 이와 같이 Y 전극에 -Vs 전압이 인가될 때 A 전극의 전압 또한 음의 전압으로 감소하게 되어 Y 전극과 A 전극 사이의 전압 차가 줄게 되어 어드레스 기간에서 선택되지 않은 셀에서의 오방전을 방지할 수 있게 된다.
그리고 본 발명의 제2 실시 예에 따른 구동 파형은 Y 전극에 -Vs 전압이 인가될 때 A 전극 플로팅을 플로팅하므로 스위칭 소자(SW)가 턴오프 또는 턴온을 계속 반복하게 되어 스위칭 소자에 따른 소비 전력이 증가된다. 또한 Y 전극에 Vs 전압이 인가되어 방전이 일어나면 Y 전극 쪽으로는 전자가 이동하고 A 전극 쪽으로는 양이온이 이동한다. 이 때, A 전극은 색상 표현을 위해 형광체로 덮혀 있는데 이 양이온이 형광체면에 계속 충돌하여 형광체의 수명이 단축된다. 따라서, 아래에서는 이러한 문제점을 방지할 수 있는 실시 예에 대해서 도 10을 참고로 하여 상세하게 설명한다.
도 10은 본 발명의 제3 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다. 도 10에 나타낸 바와 같이, 유지 기간에서 Y 전극에 Vs 전압이 인가될 때도 A 전극을 플로팅한다는 점을 제외하면 도 7과 동일하다.
구체적으로 유지 기간 동안 A 전극을 플로팅하고 Y 전극에 Vs 전압과 -Vs 전압을 교대로 가지는 유지방전 펄스를 인가한다. 즉, Y 전극에 Vs 전압이 인가될 때 A 전극을 플로팅하면 A 전극의 전압이 Y 전극의 전압을 따라서 증가하게 된다. 따라서, A 전극이 높아지게 되어 유지 방전 이후에 양이온이 X 전극 쪽으로 이동하게 많이 이동하게 되어 A 전극을 덮고 있는 형광체를 보호할 수 있게 된다.
그리고 이와 같이 유지 기간의 전 구간에서 A 전극 플로팅 시에 도 8에 도시된 일반적인 어드레스 IC를 사용하게 되면 A 전극의 전압이 Va 전압으로 클램핑되어 A 전극의 전압이 Va 전압 이상으로 증가할 수 없다(도 8의 경로 ①). 따라서 A 전극에 Va 전압 이상의 전압을 공급하기 위해서는 전원(Va)과 A 전극을 차단하여야 한다. 이러한 실시 예에 대해서 도 11을 참고로 하여 상세하게 설명한다.
도 11은 도 10에 도시된 유지 기간에서의 어드레스 구동 파형을 생성하기 위한 본 발명의 제2 실시 예에 따른 어드레스 IC를 나타낸 도면이다.
도 11에 나타낸 바와 같이, 전원(Va)과 어드레스 IC 사이에 스위치(SW2)가 연결된다는 점을 제외하면 도 9의 어드레스 IC와 동일하다.
구체적으로, 본 발명의 제2 실시 예에 따른 어드레스 IC는 복수의 어드레스 선택 회로를 포함하며, 어드레스 선택 회로는 두 개의 트랜지스터(AH, AL)를 포함한다. 그리고 어드레스 IC와 전원(Va, 0V) 사이에 각각 스위칭 소자(SW1, SW2)가 전기적으로 연결된다. 스위칭 소자(SW2)는 전원(Va)과 어드레스 IC 사이에 전기적으로 연결되고 스위칭 소자(SW1)는 앞서 설명한 바와 같이 전원(0V)과 어드레스 IC 사이에 전기적으로 연결된다.
유지 기간에서 A 전극 플로팅 시 스위칭 소자(SW1, SW2)를 턴오프하여 Y 전극에 Vs 전압이 인가될 때 A 전극의 전압을 양의 전압으로 증가시키고 Y 전극에 -Vs 전압이 인가될 때 A 전극의 전압을 음의 전압으로 감소시킨다. 이 때, 스위칭 소자(SW1, SW2)가 턴오프되어 A 전극은 전원(0V, Va)과 차단되었으므로 Y 전극에 Vs 전압이 인가될 때 Va 전압보다 높은 전압이 인가될 수 있고 Y 전극에 -Vs 전압이 인가될 때 0V보다 낮은 전압이 인가될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면 X 전극을 일정 전압으로 바이어스한 상태에서 Y 전극에만 구동 파형을 인가하여 리셋 동작, 어드레스 동작 및 유지방전 동작을 수행할 수 있으므로, X 전극을 구동하는 보드를 제거할 수 있다. 또한, 유지방전을 위한 펄스가 주사 구동 보드(300)에서만 공급되므로 유지방전 펄스가 인가되는 경로에서의 임피던스가 일정해질 수 있다.
그리고 한 프레임을 이루는 복수의 서브필드의 리셋 기간을 본 발명의 제1 및 제2 실시 예에서와 같이 모두 상승 기간(Pr1)과 하강 기간(Pr2)으로 형성할 수도 있지만 일부 서브필드의 리셋 기간을 하강 기간(Pr2)만으로 형성할 수도 있다. 아래에서는 이러한 실시 예에 대하여 도 12를 참고로 하여 상세하게 설명한다.
도 12는 본 발명의 제4 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다. 도 12에서는 편의상 두 개의 서브필드를 도시하였으며, 두 서브필드를 각각 제1 서브필드와 제2 서브필드로 도시하였다. 그리고, 제2 서브필드는 리셋 기간만을 도시하였다.
도 12를 보면, 하나의 프레임을 이루는 복수의 서브필드 중 제1 서브필드의 리셋 기간(Pr)은 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 상승시키는 상승 기간(Pr1)과 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 하강시키는 하강 기간(Pr2)으로 형성되어 있으며, 제2 서브필드의 리셋 기간(Pr)은 Y 전극의 전압을 Vs 전압에서 Vnf 전압까지 점진적으로 하강시키는 하강 기간(Pr2)만으로 형성되어 있다. 즉, 제1 서브필드의 리셋 기간(Pr)에서는 상승 파형이 인가된 후 하강 파형이 인가되고 제2 서브필드의 리셋 기간(Pr)에서는 하강 파형만이 인가된다. 이때, 제1 서브필드의 유지 기간에서 유지방전이 일어난 경우에는 Y 전극에 (-) 벽 전하, X 전극과 A 전극에 (+) 벽 전하가 형성되어 있으므로, Y 전극의 전압이 점진적으로 감소하는 중에 셀에 형성된 벽 전압과 함께 방전 개시 전압을 넘게 되면 제1 서브필드의 리셋 기간의 하강 기간에서와 같이 약 방전이 일어난다. 그리고 Y 전극의 최종 전압(Vnf)이 제1 서브필드의 하강 기간의 최종 전압(Vnf)과 동일하므로, 제2 서브필드의 하강 기간 종료 후의 셀의 벽 전하 상태는 제1 서브필드의 하강 기간 종료 후의 벽 전하 상태와 실질적으로 동일해진다.
그리고 제1 서브필드의 유지 기간에서 유지방전이 일어나지 않은 경우에는 어드레스 기간에서도 어드레스 방전이 일어나지 않았으므로, 셀의 벽 전하 상태는 제1 서브필드의 하강 기간 종료 후의 상태를 그대로 유지한다. 제1 서브필드의 하강 기간 종료 후에 셀에 형성된 벽 전압은 인가 전압과 함께 방전 개시 전압 근처로 형성되어 있으므로, Y 전극의 전압이 Vnf 전압까지 감소하는 경우에는 방전이 일어나지 않는다. 따라서 제2 서브필드의 리셋 기간에서 방전이 일어나지 않으므로 제1 서브필드의 리셋 기간에서 설정된 벽 전하 상태를 그대로 유지한다.
이와 같이, 리셋 기간이 하강 기간으로 이루어진 서브필드는 직전 서브필드에서 유지방전이 있는 경우에는 리셋 방전이 일어나고 유지방전이 없는 경우에는 리셋 방전이 일어나지 않는다. 따라서 한 필드에서 최초 서브필드를 제1 서브필드처럼 형성하고 나머지 서브필드를 제2 서브필드처럼 형성하면, 0계조(블랙 계조)를 표시할 때는 최초 서브필드의 리셋 기간에서만 리셋 방전(약 방전)이 일어나게 된다. 즉, 블랙 계조를 표시할 때 다른 서브필드에서 방전이 일어나지 않으므로 명암비를 높일 수 있다.
그리고 앞서 설명한 바와 같이 Y 전극의 전압이 점진적으로 감소하는 중에 셀에 형성된 벽 전압과 함께 방전 개시 전압을 넘게 되면 약 방전이 일어나는데, 리셋 기간(Pr2)의 초기에는 방전 개시 전압을 넘지 않기 때문에 Y 전극의 전압을 곧바로 하강시킨 다음에 Vnf 전압까지 점진적으로 하강시킬 수도 있다. 이렇게 하면, 제1 및 제2 서브필드의 리셋 기간(Pr)을 단축시킬 수 있는 효과가 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 유지 전극은 일정한 전압으로 바이어스한 상태에서 주사 전극에만 구동 파형이 인가되므로 유지 전극을 구동하는 보드를 제거할 수 있다. 즉, 실질적으로 하나의 보드만으로 구동하는 통합 보드를 구현할 수 있으며, 이에 따라 단가가 저감된다.
그리고 주사 전극과 유지 전극을 각각의 구동 보드로 구현하는 경우에는 리셋 기간과 어드레스 기간에서의 구동 파형을 주로 주사 구동 보드에서 공급되므로, 주사 구동 보드와 유지 구동 보드에 형성되는 임피던스가 다르다. 이에 따라 유지 기간에서 주사 전극에 인가되는 유지방전 펄스와 유지 전극에 인가되는 유지방전 펄스가 달라질 수 있다. 그러나 본 발명에 의하면 유지방전을 위한 펄스가 주사 구동 보드에서만 공급되므로 임피던스가 항상 일정하다.
또한 본 발명에 의하면, 유지 기간에서 어드레스 전극을 플로팅하고 어드레스 기간에서 어드레스 전극에 인가되는 어드레스 전압과 비어드레스 전압을 공급하는 각각의 전원과 어드레스 IC 사이에 스위치를 추가하여 유지 기간에서 어드레스 전극 플로팅 시 어드레스 전압 이상의 전압 또는 접지 전압 이하의 전압으로 증가 또는 감소시킬 수 있도록 하여 유지 기간에서의 오방전을 방지할 수 있도록 한다.
도 1은 일반적인 교류형 플라즈마 표시 패널의 일부 사시도이다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 분해 사시도이다.
도 3은 본 발명의 실시 예에 따른 플라즈마 표시 패널의 개략적인 개념이다.
도 4는 본 발명의 실시 예에 따른 샤시 베이스의 개략적인 평면도이다.
도 5는 본 발명의 제1 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다.
도 6은 어드레스 기간에서 선택되지 않은 셀의 벽 전하 상태를 나타내는 도면이다.
도 7은 본 발명의 제2 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다.
도 8은 일반적인 어드레스 선택 회로를 나타내는 도면이다.
도 9는 도 7에 도시된 유지 기간에서의 어드레스 구동 파형을 생성하기 위한 본 발명의 제1 실시 예에 따른 어드레스 선택 회로를 나타내는 도면이다.
도 10은 본 발명의 제3 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다.
도 11는 도 10에 도시된 유지 기간에서의 어드레스 구동 파형을 생성하기 위한 본 발명의 제2 실시 예에 따른 어드레스 선택 회로를 나타내는 도면이다.
도 12는 본 발명의 제4 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다.

Claims (14)

  1. 복수의 제1 전극과 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하는 플라즈마 표시 패널에서 한 프레임을 복수의 서브필드로 나누어 구동하는 방법에 있어서,
    적어도 하나의 서브필드에서,
    어드레스 기간에서 켜질 방전 셀을 선택하는 단계, 그리고
    유지 기간에서 상기 제1 전극을 제1 전압으로 바이어스한 상태에서 상기 제2 전극에 상기 제1 전압보다 높은 제2 전압과 상기 제1 전압보다 낮은 제3 전압을 교대로 인가하는 단계를 포함하며,
    상기 유지 기간에서 적어도 상기 제2 전극에 상기 제3 전압이 인가되는 동안 상기 제3 전극을 플로팅하는 플라즈마 표시 패널의 구동 방법.
  2. 제 1항에 있어서,
    상기 어드레스 기간에서 상기 켜질 방전 셀의 제3 전극에는 제4 전압이 인가되고, 켜지지 않을 방전 셀의 제3 전극에는 상기 제4 전압보다 낮은 제5 전압이 인가되며,
    상기 제3 전극의 플로팅 시에 상기 제3 전극이 상기 제5 전압을 공급하는 전원과 전기적으로 차단되는 플라즈마 표시 패널의 구동 방법.
  3. 제 2항에 있어서,
    상기 유지 기간 동안 상기 제3 전극을 플로팅하는 플라즈마 표시 패널의 구동 방법.
  4. 제 3항에 있어서,
    상기 유지 기간에서 적어도 상기 제1 전극에 상기 제2 전압이 인가되는 동안 상기 제3 전극과 상기 제4 전압을 공급하는 전원이 전기적으로 차단되는 플라즈마 표시 패널의 구동 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    리셋 기간과 어드레스 기간에서 상기 제1 전극은 상기 제1 전압으로 바이어스되어 있는 플라즈마 표시 패널의 구동 방법.
  6. 제 5항에 있어서,
    상기 제1 전압은 접지 전압인 플라즈마 표시 패널의 구동 방법.
  7. 제 6항에 있어서,
    상기 제4 전압은 접지 전압인 플라즈마 표시 패널의 구동 방법.
  8. 복수의 제1 전극 및 제2 전극 그리고 상기 제1 전극 및 제2 전극에 교차하는 복수의 제3 전극을 포함하는 패널,
    어드레스 기간에서 켜질 방전 셀의 제3 전극에 제1 전압을 인가하고 켜지지 않을 방전 셀의 제3 전극에 상기 제1 전압보다 낮은 제2 전압을 선택적으로 인가하는 복수의 선택 회로, 그리고
    유지 기간에서, 상기 제2 전극의 전압을 제3 전압으로 유지한 상태에서 상기 제1 전극에 상기 제3 전압보다 높은 제4 전압과 상기 제3 전압보다 낮은 제5 전압을 교대로 인가하고, 적어도 상기 제1 전극에 상기 제5 전압이 인가되는 동안 상기 제3 전극을 플로팅시키는 구동 회로
    를 포함하는 플라즈마 표시 장치.
  9. 제 8항에 있어서,
    상기 복수의 선택 회로 각각은,
    상기 제1 전압을 공급하는 제1 전원과 상기 제3 전극 사이에 전기적으로 연결되는 제1 트랜지스터, 그리고
    상기 제2 전압을 공급하는 제2 전원과 상기 제3 전극 사이에 전기적으로 연결되는 제2 트랜지스터를 포함하며,
    상기 플라즈마 표시 장치는, 상기 복수의 선택 회로의 제2 트랜지스터와 상기 제2 전원 사이에 전기적으로 연결되어 상기 플로팅 시에 턴오프되는 제1 스위치
    를 더 포함하는 플라즈마 표시 장치.
  10. 제 9항에 있어서,
    상기 복수의 선택 회로의 제1 트랜지스터와 상기 제1 전원 사이에 전기적으로 연결되는 제2 스위칭 소자를 더 포함하며,
    상기 구동 회로는 상기 유지 기간 동안 상기 제3 전극을 플로팅하고,
    상기 유지 기간에서 적어도 상기 제1 전극에 상기 제4 전압이 인가되는 동안 상기 제2 스위칭 소자가 턴오프되는 플라즈마 표시 장치.
  11. 제 8항 내지 제 10항 중 어느 한 항에 있어서,
    리셋 기간 및 어드레스 기간에서 상기 제1 전극은 상기 제3 전압으로 바이어스되어 있는 플라즈마 표시 장치.
  12. 제 11항에 있어서,
    상기 제3 전압은 접지 전압인 플라즈마 표시 장치.
  13. 복수의 제1 전극과 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하는 플라즈마 표시 패널, 그리고
    상기 제2 전극 및 상기 제3 전극에 상기 플라즈마 표시 패널이 화상을 표시하기 위한 구동 파형을 인가하며 상기 화상이 표시되는 동안 상기 제1 전극을 제1 전압으로 바이어스하는 구동 보드를 포함하며, 상기 플라즈마 표시 패널과 대향하고 있는 샤시 베이스
    를 포함하며,
    상기 구동 보드는 적어도 하나의 서브필드의 유지 기간에서 유지방전을 위해 상기 제2 전극에 상기 제1 전압보다 높은 제2 전압과 상기 제1 전압보다 낮은 제3 전압을 교대로 가지는 펄스를 인가하며,
    상기 유지 기간에서 상기 제2 전극에 상기 제2 전압이 인가될 때 상기 제3 전극의 전압이 양의 전압 상태로 되고, 상기 제2 전극에 상기 제3 전압이 인가될 때 상기 제3 전극의 전압이 음의 전압 상태로 되는 플라즈마 표시 장치.
  14. 제 13항에 있어서,
    상기 제1 전압은 접지 전압인 플라즈마 표시 장치.
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