KR20050106695A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 오방전을 방지할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법에서 서스테인펄스를 공급하는 단계는 외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와, 서스테인전압원에 접속된 스위치가 턴-온되어 패널 커패시터로 서스테인전압을 공급하는 단계를 포함하며, 스위치의 턴-온 타이밍은 서스테인펄스의 공급순서에 대응하여 결정된다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 오방전을 방지할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(Y) 및 유지전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 주사전극(Y)과 유지전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 주사전극(Y) 및 유지전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
여기서, 리셋기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다. 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 리셋기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 리셋기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
리셋기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전(셋업방전)이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 유지전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
이와 같이 구동되는 PDP의 서스테인방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 서스테인방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 사용되고 있다. 에너지 회수장치는 주사전극(Y) 및 유지전극(Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 재이용한다.
도 4는 서스테인방전 전압을 회수하기 위하여 주사전극(Y)에 형성된 에너지 회수장치를 나타내는 도면이다. 실질적으로 에너지 회수장치는 패널 커패시터(Cp)를 중심으로 유지전극(Z)에도 대칭적으로 설치된다.
도 4를 참조하면, 본 발명의 실시예에 의한 에너지 회수장치는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4스위치(S2,S4)와, 제 1 및 제 3스위치(S1,S3)와 인덕터(L) 사이에 각각 설치되는 다이오드들(D5,D6)를 구비한다.
패널 커패시터(Cp)는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸다. 제 2스위치(S2)는 서스테인 전압원(Vs)에 접속되고, 제 4스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전된 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다.
이를 위해, 소스 커패시터(Cs)는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압을 충전할 수 있는 용량값을 갖는다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4스위치(S1 내지 S4)는 전류의 흐름을 제어한다. 제 5 및 제 6다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다. 아울러, 제 1 내지 제 4스위치(S1 내지 S4) 각각에도 내부 다이오드(D1 내지 D4)가 설치되어 역전류가 흐르는 것을 방지한다.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0[V]의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs)의 전압의 두배인 서스테인전압(Vs)이 충전된다.(실제로, 패널 커패시터(Cp)에는 서스테인전압(Vs)보다 약간 낮은 전압이 충전된다)
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)로 공급된다. 패널 커패시터(Cp)로 서스테인 전압원(Vs)의 전압값이 공급되면 패널 커패시터(Cp)의 전압값이 기준 전압원(Vs) 이하로 떨어지는 것이 방지되고, 이에 따라 안정적으로 서스테인 방전이 발생된다. 여기서, 패널 커패시터(Cp)의 전압은 T1기간에 대략 서스테인전압(Vs)까지 상승하였기 때문에 T2 기간동안 외부에서 공급되는 전압값이 최소화될 수 있다.(즉, 소비전력이 저감될 수 있다)
T3 기간에는 제 1스위치(S1)가 턴-오프된다. 이때, 패널 커패시터(Cp)는 서스테인전압(Vs)을 유지한다.
T4 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND) 간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0[V]로 하강한다. T6 기간에는 T5의 상태를 일정시간 유지한다. 실제로, 주사전극(Y) 및 유지전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6기간이 주기적으로 반복되면서 얻어지게 된다.
하지만, 이와 같이 구동되는 PDP가 고온(40℃이상) 또는 저온(0℃이하)에서 구동되거나 높은 해상도를 갖게되면 오방전이 발생된다. 이를 상세히 설명하면, 일반적으로 PDP는 도 6a 및 도 6b에 도시된 바와 같이 순차적으로 스캔펄스를 공급하여 켜질 방전셀을 선택한다. 따라서, 각각의 주사전극들(Y)을 따라 형성된 방전셀들도 스캔펄스의 공급순서에 대응하여 순차적으로 어드레스 방전이 일어나게 된다.
여기서, 어드레스방전이 순차적으로 발생되면 주사순서가 늦은 방전셀들, 즉 어드레스기간의 후반부에 스캔펄스가 공급되는 방전셀들에서 불안정한 어드레스 방전이 발생된다. 다시 말하여, 리셋기간에 형성된 벽전하들이 재결합되어 어드레스기간의 후반부에 스캔펄스가 공급되는 방전셀들에서 불안정한 어드레스 방전(충분한 벽전하가 형성되지 못한다)이 발생되게 된다. 그리고, 불안정한 어드레스방전에 의하여 충분한 벽전하가 형성되지 못하기 때문에 서스테인기간에 서스테인 방전이 발생되지 못하는 경우가 발생된다. 아울러, 이와 같은 현상은 PDP가 고온 또는 저온에서 구동되거나 패널의 해상도가 클 수록 더욱 심하게 나타난다.
그리고, 실험적으로 특정 PDP에서는 주사순서가 빠른 방전셀들에서 불안정한 서스테인방전이 발생된다. 이와 같은 현상은 주사순서가 빠른 방전셀들에서 어드레스방전에 의해 형성된 벽전하들의 재결합으로 인하여 발생된다고 예측되고 있다. 아울러, 이와 같은 현상은 PDP가 고온 또는 저온에서 구동되거나 패널의 해상도가 클 수록 더욱 심하게 나타난다.
따라서, 본 발명의 목적은 오방전을 방지할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법에서 서스테인펄스를 공급하는 단계는 외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와, 서스테인전압원에 접속된 스위치가 턴-온되어 패널 커패시터로 서스테인전압을 공급하는 단계를 포함하며, 스위치의 턴-온 타이밍은 서스테인펄스의 공급순서에 대응하여 결정된다.
서스테인기간의 초반부에 패널 커패시터로 적어도 하나 이상의 서스테인펄스가 공급될 때 스위치는 패널 커패시터에 제 1전압이 충전되었을 때 턴-온되고, 그 외의 경우에 스위치는 제 1전압보다 높은 제 2전압이 충전되었을 때 턴-온된다.
상기 주사전극으로 첫번째 서스테인펄스가 공급될 때 스위치는 제 1전압이 충전되었을 때 턴-온되고, 그 외의 경우에 스위치는 제 2전압이 충전되었을 때 턴-온된다.
상기 주사전극 및 유지전극으로 첫번째 서스테인펄스가 공급될 때 스위치는 제 1전압이 충전되었을 때 턴-온되고, 그 외의 경우에 스위치는 제 2전압이 충전되었을 때 턴-온된다.
상기 제 1전압은 서스테인전압의 절반 이하의 전압으로 설정된다.
본 발명의 플라즈마 디스플레이 패널의 구동방법에서 서스테인펄스를 공급하는 단계는 외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와, 서스테인전압원에 접속된 스위치가 턴-온되어 패널 커패시터로 서스테인전압을 공급하는 단계를 포함하며, 스위치의 턴-온 타이밍은 주사전극의 주사순서에 대응하여 결정된다.
상기 주사순서가 빠른 적어도 둘 이상의 주사전극들로 서스테인펄스가 공급될 때 스위치는 패널 커패시터에 제 1전압이 충전되었을 때 턴-온되고, 그 외의 주사전극들로 서스테인펄스가 공급될 때 스위치는 제 1전압보다 높은 제 2전압이 충전되었을 때 턴-온된다.
상기 주사순서가 늦은 적어도 둘 이상의 주사전극들로 서스테인펄스가 공급될 때 스위치는 패널 커패시터에 제 1전압이 충전되었을 때 턴-온되고, 그 외의 주사전극들로 서스테인펄스가 공급될 때 스위치는 제 1전압보다 높은 제 2전압이 충전되었을 때 턴-온된다.
상기 제 1전압은 서스테인전압의 절반 이하의 전압으로 설정된다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 패널의 구동온도를 측정하는 단계와, 패널의 구동온도에 대응하여 상승 기울기가 상이한 서스테인펄스를 공급하는 단계를 포함한다.
상기 상승 기울기가 상이한 서스테인펄스를 공급하는 단계는 패널이 고온 및 저온 중 어느 하나의 온도에서 구동될 때 적어도 하나 이상의 주사전극들로 제 1상승 기울기를 가지는 서스테인펄스를 공급하는 단계와, 패널이 고온 및 저온 사이의 온도에서 구동될 때 제 1상승 기울기보다 완만한 제 2상승 기울기를 가지는 서스테인펄스가 공급되는 단계를 포함한다.
상기 패널이 고온 및 저온 중 어느 하나의 온도로 구동될 때 서스테인 기간의 초반부에 모든 주사전극들로 제 1상승 기울기를 가지는 서스테인펄스가 공급된다.
상기 패널이 고온 및 저온 중 어느 하나의 온도로 구동될 때 주사순서가 빠른 적어도 하나 이상의 주사전극들로 제 1상승 기울기를 가지는 서스테인펄스가 공급된다.
상기 패널이 고온 및 저온 중 어느 하나의 온도로 구동될 때 주사순서가 늦은 적어도 하나 이상의 주사전극들로 제 1상승 기울기를 가지는 서스테인펄스가 공급된다.
상기 제 1상승 기울기를 가지는 서스테인펄스를 공급하는 단계는 외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와, 패널 커패시터에 서스테인전압의 절반 이하의 전압이 공급되었을 때 서스테인전압원에 접속된 스위치를 턴-온하여 서스테인전압원의 전압을 패널 커패시터로 공급하는 단계를 포함한다.
상기 제 2상승 기울기를 가지는 서스테인펄스를 공급하는 단계는 외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와, 패널 커패시터에 대략 서스테인전압의 전압값이 공급되었을 때 서스테인전압원에 접속된 스위치를 턴-온시키는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 7a 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 7a 및 도 7b는 본 발명의 실시예에 의한 에너지 회수장치의 동작 타이밍을 나타내는 도면이다. 이와 같은 본 발명의 에너지 회수장치는 주사순서에 대응하여 도 4에 도시된 제 2스위치(S2)의 턴-온 타이밍을 조절한다.
PDP에서 안정적으로 서스테인방전이 일어나는 지역에서는 도 7a와 같은 타이밍으로 에너지 회수장치의 동작타이밍을 제어한다.
도 7a 및 도 4를 참조하여 PDP에서 안정적으로 서스테인방전이 일어나는 지역에 위치된 주사전극들(Y)로 공급되는 서스테인펄스(Cp로 공급되는 전압)를 상세히 설명하기로 한다. 먼저, T1 기간 이전에 패널 커패시터(Cp)에는 0[V]의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에 충전되는 전압도 공진파 형태로 서서히 상승된다.
패널 커패시터(Cp)에 대략 서스테인전압(Vs)이 충전되었을 때 제 2스위치(S2)가 턴-온된다.(T2기간) 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 패널 커패시터(Cp)로 공급된다. 패널 커패시터(Cp)로 서스테인 전압원(Vs)의 전압값이 공급되면 패널 커패시터(Cp)의 전압값이 기준 전압원(Vs) 이하로 떨어지는 것이 방지되고, 이에 따라 안정적으로 서스테인 방전이 발생된다. 여기서, 패널 커패시터(Cp)의 전압은 T1기간에 대략 서스테인전압(Vs) 까지 상승하였기 때문에 T2 기간동안 외부에서 공급되는 전압값이 최소화될 수 있다.
T3 기간에는 제 1스위치(S1)가 턴-오프된다. 이때, 패널 커패시터(Cp)는 서스테인전압(Vs)을 유지한다.
T4 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND) 간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0[V]로 하강한다. 그리고, T5 기간은 유지전극들(Z)에 동일한 형태의 서스테인펄스가 공급될 때까지로 설정된다. 실제로, PDP에서 안정적으로 서스테인방전이 일어나는 지역에 위치된 주사전극들(Y) 및 유지전극들(Z)로 서스테인펄스를 공급하는 에너지 회수장치에서 제 2스위치(S2)의 턴-온타이밍은 패널 커패시터(Cp)에 대략 서스테인전압(Vs)이 충전될 때로 설정되고, 이에 따라 소비전력의 소모를 최소화할 수 있다.
PDP에서 불안정하게 서스테인방전이 일어나는 지역에서는 도 7b와 같은 타이밍으로 에너지 회수장치의 동작타이밍을 제어한다.
도 7b 및 도 4를 참조하여 PDP에서 불안정하게 서스테인방전이 일어나는 지역에 위치된 주사전극들(Y)로 공급되는 서스테인펄스(Cp로 공급되는 전압)를 상세히 설명하기로 한다. 먼저, T8 기간 이전에 패널 커패시터(Cp)에는 0[V]의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T8 기간에는 제 1스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에 충전되는 전압도 공진파 형태로 서서히 상승된다.
패널 커패시터(Cp)에 소정의 전압이 충전되었을 때 제 2스위치(S2)가 턴-온된다.(T9기간) 제 2스위치(S2)가 턴-온되면 서스테인전압원(Vs)의 전압이 패널 커패시터(Cp)로 공급된다.(서스테인펄스의 상승 기울기가 도 7a의 경우보다 급하게(크게) 설정된다.) 패널 커패시터(Cp)로 서스테인 전압원(Vs)의 전압이 공급되면 패널 커패시터(Cp)의 전압값이 서스테인전압(Vs)으로 유지되고, 이에 따라 안정적으로 서스테인 방전이 발생된다. 여기서, 제 2스위치(S2)는 패널 커패시터(Cp)에 소정의 전압, 예를 들어 패널 커패시터(Cp)에 Vs/2이하의 전압이 공급되었을 때 턴-온된다. 이와 같이 패널 커패시터(Cp)에 낮은 전압이 충전되었을 때 제 2스위치(S2)가 턴-온되면 패널 커패시터(Cp)의 전압이 급격히 상승되기 때문에 셀 내에서 강한 서스테인 방전이 발생된다.
이를 상세히 설명하면, 제 1스위치(S1)가 턴온되는 T8의 기간동안 패널 커패시터(Cp)는 공진파 형태로 서서히 상승되는 전압을 공급받는다. 그리고, 패널 커패시터(Cp)에 Vs/2이하의 전압이 공급되었을 때 제 2스위치(S2)가 턴-온되면 패널 커패시터(Cp)의 전압값은 급격히 상승하게 된다. 실제로, 패널 커패시터(Cp)에 Vs/2이하의 전압이 공급되었을 때 제 2스위치(S2)가 턴-온되면 패널 커패시터(Cp)에 인가되는 전압값은 서스테인전압(Vs) 이상으로 상승(Vs+α)되었다가 서스테인전압(Vs)으로 하강된다. 이때, 셀 내에서는 강한 서스테인 방전이 발생한다.
즉, 본 발명에서는 불안정한 서스테인방전이 발생되는 지역에 위치되는 주사전극들(Y)에서 강한 서스테인방전이 발생될 수 있도록 제 2스위치(S2)의 턴-온 타이밍(T8<T1)을 그 외의 지역보다 빠르게 설정하여 안정된 서스테인 방전을 일으킬 수 있다.
T10 기간에는 제 1스위치(S1)가 턴-오프된다. 이때, 패널 커패시터(Cp)는 서스테인전압(Vs)을 유지한다.
T11 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T12 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND) 간에 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0[V]로 하강한다. 그리고, T12 기간은 유지전극들(Z)에 동일한 형태의 서스테인펄스가 공급될 때 까지로 설정된다. 실제로, PDP에서 불안정한 서스테인방전이 일어나는 지역에 위치된 주사전극들(Y) 및 유지전극들(Z)로 서스테인펄스를 공급하는 에너지 회수장치에서 제 2스위치(S2)의 턴-온 타이밍은 패널 커패시터(Cp)에 Vs/2이하의 전압이 충전될 때로 설정되고, 이에 따라 안정적으로 서스테인 방전을 일으킬 수 있다.
한편, 본 발명에서는 도 7a 및 도 7b에 도시된 턴-온 타이밍을 다양한 형태로 적용할 수 있다. 이후, 설명의 편의성을 위하여 도 7a에 도시된 타이밍에 의하여 공급되는 서스테인펄스는 제 1서스테인펄스(sus1)로 명하고, 도 7b에 도시된 타이밍에 의하여 공급되는 서스테인펄스는 제 2서스테인펄스(sus2)로 명하기로 한다.
도 8은 본 발명의 제 1서스테인펄스 및 제 2서스테인펄스의 적용예를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
리셋기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전(셋업방전)이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 리셋기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 모든 주사전극들(Y)의 첫번째 서스테인펄스로 제 2서스테인펄스(sus2)가 공급된다. 그러면, 어드레스 방전이 발생된 셀들 내에서 강한 서스테인방전이 발생되고, 이 강한 서스테인방전에 의하여 셀들 내에 다음 서스테인방전에 필요한 벽전하가 충분히 형성된다. 주사전극들(Y)로 공급되는 첫번째 서스테인펄스로 제 2서스테인펄스(sus2)가 공급된 후 유지전극들(Z) 및 주사전극들(Y)로 제 1서스테인펄스(sus1)가 교번적으로 공급된다. 이때, 주사전극들(Y)로 공급된 제 2서스테인펄스(sus2)에 의하여 셀들 내에 충분한 벽전하가 형성되었기 때문에 제 1서스테인펄스(sus1)에 의하여 안정적으로 서스테인방전이 일어나게 된다.
즉, 도 8에 도시된 본 발명의 제 1실시예에서는 주사전극들(Y)로 공급되는 첫번째 서스테인펄스로 제 2서스테인펄스(sus2)를 공급함으로써 PDP의 주변환경 및 해상도 등에 무관하게 안정된 서스테인방전을 일으킬 수 있다.
한편, 본 발명에서 서스테인 기간의 초반부에 공급되는 서스테인펄스는 다양하게 설정될 수 있다. 예를 들어, 본 발명에서는 서스테인 기간의 초반부에 적어도 하나 이상의 제 2서스테인펄스(sus2)를 공급하여 서스테인 방전을 안정화시킬 수 있다. 예를 들어, 도 9와 같이 주사전극들(Y) 및 유지전극들(Z)로 공급되는 첫번째 서스테인펄스로 제 2서스테인펄스(sus2)를 공급할 수 있다. 그러면, 제 2서스테인펄스(sus2)에 의하여 강한 서스테인방전이 발생됨으로써 이후의 서스테인방전을 안정화시킬 수 있다.
도 10은 본 발명의 제 1서스테인펄스 및 제 2서스테인펄스 적용예의 다른 실시예를 나타내는 도면이다. 여기서, PDP는 실험적으로 주사순서가 빠른 방전셀들에서 불안정한 서스테인 방전이 일어난다고 가정하기로 한다.
도 10을 참조하면, 본 발명의 PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
여기서, 리셋기간 및 어드레스기간은 도 8에 도시된 본 발명의 실시예와 동일하므로 상세한 설명은 생략하기로 한다.
서스테인 기간동안 주사전극들로는 서로 다른 서스테인펄스가 공급된다. 먼저, 빠른 주사순서를 가지고 있는 첫번째 주사전극(Y1)을 포함한 다수(예를 들면, 적어도 2개 이상)의 주사전극들(Y1, Y2, ...)로는 제 2서스테인펄스(sus2)가 공급된다. 그러면, 어드레스방전이 발생된 셀들 내에서 강한 서스테인방전이 발생된다. 다시 말하여, 본 발명의 다른 실시예에서는 빠른 주사순서를 가지고 있는 첫번째 주사전극(Y1)을 포함한 다수의 주사전극들(Y1, Y2, ...)로 제 2서스테인펄스(sus2)를 공급함으로써 안정된 서스테인방전을 일으킬 수 있다.
서스테인 기간동안 늦은 주사순서를 가지고 있는 주사전극들(Y)로는 제 1서스테인펄스(sus1)가 공급된다. 즉, 늦은 주사순서를 가지는 주사전극들(Y)에서는 안정된 서스테인방전이 일어나기 때문에 소비전력이 최소화될 수 있도록 제 1서스테인펄스(sus1)를 공급한다. 그러면, 어드레스방전이 발생된 셀들 내에서 안정된 서스테인방전이 발생된다.
한편, 도 10에 도시된 본 발명의 다른 실시예에서 빠른 주사순서를 가지고 있는 첫번째 주사전극(Y1)을 포함한 다수의 주사전극들(Y1, Y2,...)로는 서스테인 기간의 초반부에 공급되는 적어도 하나 이상의 서스테인펄스로 제 2서스테인펄스(sus2)를 공급할 수 있다. 다시 말하여, 첫번째 주사전극(Y1)을 포함한 다수의 주사전극들(Y1, Y2,...)로 적어도 하나 이상의 제 2서스테인펄스(sus2)를 공급한 후, 그 이후에 공급되는 서스테인펄스로 제 1서스테인펄스(sus1)를 공급할 수 있다.
도 11은 본 발명의 제 1서스테인펄스 및 제 2서스테인펄스 적용예의 또 다른 실시예를 나타내는 도면이다. 여기서, PDP는 실험적으로 주사순서가 늦은 방전셀들에서 불안정한 서스테인 방전이 일어난다고 가정하기로 한다.
도 11을 참조하면, 본 발명의 PDP는 전화면을 초기화시키기 위한 리셋기간, 셀을 선택하기 위한 어드레스기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
여기서, 리셋기간 및 어드레스기간은 도 8에 도시된 본 발명의 실시예와 동일하므로 상세한 설명은 생략하기로 한다.
서스테인 기간동안 주사전극들로는 서로 다른 서스테인펄스가 공급된다. 먼저, 늦은 주사순서를 가지고 있는 마지막 주사전극(Yn)을 포함한 다수(예를 들면, 적어도 2개이상)의 주사전극들(Yn, Yn-1, ...)로는 제 2서스테인펄스(sus2)가 공급된다. 그러면, 어드레스방전이 발생된 셀들 내에서 강한 서스테인방전이 발생된다. 다시 말하여, 본 발명의 또 다른 실시예에서는 늦은 주사순서를 가지고 있는 마지막 주사전극(Yn)을 포함한 다수의 주사전극들(Yn, Yn-1, ...)로 제 2서스테인펄스(sus2)를 공급함으로써 안정된 서스테인방전을 일으킬 수 있다.
서스테인 기간동안 빠른 주사순서를 가지고 있는 주사전극들(Y)로는 제 1서스테인펄스(sus1)가 공급된다. 즉, 빠른 주사순서를 가자는 주사전극들(Y)에서는 안정된 서스테인방전이 일어나기 때문에 소비전력이 최소화될 수 있도록 제 1서스테인펄스(sus1)를 공급한다. 그러면, 어드레스방전이 발생된 방전 셀들 내에서 안정된 서스테인방전이 발생된다.
한편, 도 11에 도시된 본 발명의 다른 실시예에서 늦은 주사순서를 가지는 마지막 주사전극(Yn)을 포함한 다수의 주사전극들(Yn, Yn-1,...)로는 서스테인 기간의 초반부에 공급되는 적어도 하나 이상의 서스테인펄스로 제 2서스테인펄스(sus2)를 공급할 수 있다. 다시 말하여, 마지막 주사전극(Yn)을 포함한 다수의 주사전극들(Yn, Yn-1,...)로 적어도 하나 이상의 제 2서스티인펄스(sus2)를 공급한 후, 그 이후에 공급되는 서스테인펄스로 제 1서스테인펄스(sus1)를 공급할 수 있다.
아울러, 도 8 내지 도 11에 도시된 본 발명의 구동파형은 PDP의 구동온도에 대응하여 선택적으로 적용할 수 있다. 다시 말하여, PDP의 구동온도가 저온 및 고온 사이에 위치될 때 전극들로는 도 3과 같은 종래의 구동파형이 적용된다. 그리고, PDP가 저온 또는 고온에서 구동될 때에는 도 8 내지 도 11에 도시된 본 발명의 구동파형이 적용되게 된다. 저온 또는 고온에서 PDP가 구동될 때 본 발명의 구동파형이 적용되면 안정된 서스테인방전이 발생되고, 이에 따라 원하는 계조의 화상을 표시할 수 있다. 한편, 본 발명에서는 패널의 외부에 PDP의 구동온도를 측정하기 위한 적어도 하나 이상의 온도센서가 추가로 설치될 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 에너지 회수회로에서 서스테인전압을 공급하기 위한 스위치의 턴-온 타이밍을 조절하여 안정된 서스테인방전을 일으킬 수 있다. 다시 말하여, 실험적으로 서스테인방전이 불안한 지역에 위치된 전극들(Y,Z)이 설치된 방전셀들에서 강한 서스테인방전이 일어날 수 있도록 스위치를 턴온 타이밍을 빠르게 설정한다. 이와 같이 강한 서스테인방전이 발생되면 방전셀들 내부에 다음 서스테인방전에 필요한 충분한 벽전하가 형성되고, 이에 따라 안정적으로 서스테인방전을 일으킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 플라즈마 디스플레이 패널의 한 프레임의 일례를 나타내는 도면.
도 3은 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 4는 서스테인펄스를 공급하기 위한 에너지 회수회로를 나타내는 회로도.
도 5는 도 4에 도시된 에너지 회수회로의 동작 타이밍을 나타내는 파형도.
도 6a 및 도 6b는 플라즈마 디스플레이 패널의 주사 순서를 나타내는 도면.
도 7a 및 도 7b는 본 발명의 실시예에 의한 에너지 회수장치의 동작 타이밍을 나타내는 파형도.
도 8은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 9는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 10은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 11은 본 발명의 제 4실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
24 : 격벽 26 : 형광체층

Claims (16)

  1. 서스테인전압을 이용하여 서스테인펄스를 공급하는 단계를 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 서스테인펄스를 공급하는 단계는
    외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와,
    서스테인전압원에 접속된 스위치가 턴-온되어 상기 패널 커패시터로 서스테인전압을 공급하는 단계를 포함하며,
    상기 스위치의 턴-온 타이밍은 상기 서스테인펄스의 공급순서에 대응하여 결정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1항에 있어서,
    서스테인기간의 초반부에 상기 패널 커패시터로 적어도 하나 이상의 서스테인펄스가 공급될 때 상기 스위치는 상기 패널 커패시터에 제 1전압이 충전되었을 때 턴-온되고, 그 외의 경우에 상기 스위치는 상기 제 1전압보다 높은 제 2전압이 충전되었을 때 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2항에 있어서,
    상기 주사전극으로 첫번째 서스테인펄스가 공급될 때 상기 스위치는 상기 제 1전압이 충전되었을 때 턴-온되고, 그 외의 경우에 상기 스위치는 상기 제 2전압이 충전되었을 때 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 2항에 있어서,
    상기 주사전극 및 유지전극으로 첫번째 서스테인펄스가 공급될 때 상기 스위치는 상기 제 1전압이 충전되었을 때 턴-온되고, 그 외의 경우에 상기 스위치는 제 2전압이 충전되었을 때 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 2항에 있어서,
    상기 제 1전압은 상기 서스테인전압의 절반 이하의 전압으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 서스테인전압을 이용하여 서스테인펄스를 공급하는 단계를 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 서스테인펄스를 공급하는 단계는
    외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와,
    서스테인전압원에 접속된 스위치가 턴-온되어 상기 패널 커패시터로 서스테인전압을 공급하는 단계를 포함하며,
    상기 스위치의 턴-온 타이밍은 상기 주사전극의 주사순서에 대응하여 결정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 6항에 있어서,
    상기 주사순서가 빠른 적어도 둘 이상의 주사전극들로 서스테인펄스가 공급될 때 상기 스위치는 상기 패널 커패시터에 제 1전압이 충전되었을 때 턴-온되고, 그 외의 주사전극들로 상기 서스테인펄스가 공급될 때 상기 스위치는 상기 제 1전압보다 높은 제 2전압이 충전되었을 때 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 6항에 있어서,
    상기 주사순서가 늦은 적어도 둘 이상의 주사전극들로 서스테인펄스가 공급될 때 상기 스위치는 상기 패널 커패시터에 제 1전압이 충전되었을 때 턴-온되고, 그 외의 주사전극들로 상기 서스테인펄스가 공급될 때 상기 스위치는 상기 제 1전압보다 높은 제 2전압이 충전되었을 때 턴-온되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 제 1전압은 상기 서스테인전압의 절반 이하의 전압으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 패널의 구동온도를 측정하는 단계와,
    상기 패널의 구동온도에 대응하여 상승 기울기가 상이한 서스테인펄스를 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 10항에 있어서,
    상기 상승 기울기가 상이한 서스테인펄스를 공급하는 단계는
    상기 패널이 고온 및 저온 중 어느 하나의 온도에서 구동될 때 적어도 하나 이상의 주사전극들로 제 1상승 기울기를 가지는 서스테인펄스를 공급하는 단계와,
    상기 패널이 고온 및 저온 사이의 온도에서 구동될 때 상기 제 1상승 기울기보다 완만한 제 2상승 기울기를 가지는 서스테인펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 11항에 있어서,
    상기 패널이 고온 및 저온 중 어느 하나의 온도로 구동될 때 서스테인 기간의 초반부에 모든 주사전극들로 상기 제 1상승 기울기를 가지는 서스테인펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 11항에 있어서,
    상기 패널이 고온 및 저온 중 어느 하나의 온도로 구동될 때 주사순서가 빠른 적어도 하나 이상의 주사전극들로 상기 제 1상승 기울기를 가지는 서스테인펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 제 11항에 있어서,
    상기 패널이 고온 및 저온 중 어느 하나의 온도로 구동될 때 주사순서가 늦은 적어도 하나 이상의 주사전극들로 상기 제 1상승 기울기를 가지는 서스테인펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  15. 제 11항에 있어서,
    상기 제 1상승 기울기를 가지는 서스테인펄스를 공급하는 단계는
    외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와,
    상기 패널 커패시터에 서스테인전압의 절반 이하의 전압이 공급되었을 때 서스테인전압원에 접속된 스위치를 턴-온하여 상기 서스테인전압원의 전압을 상기 패널 커패시터로 공급하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  16. 제 11항에 있어서,
    상기 제 2상승 기울기를 가지는 서스테인펄스를 공급하는 단계는
    외부 커패시터와 인덕터의 공진을 이용하여 주사전극과 유지전극간에 등가적으로 형성된 패널 커패시터로 공진파 형태로 상승되는 전압을 공급하는 단계와,
    상기 패널 커패시터에 대략 서스테인전압의 전압값이 공급되었을 때 서스테인전압원에 접속된 스위치를 턴-온시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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