KR20050105409A - 전자 방출 표시장치의 에이징 방법 및 이를 수행하는 전자방출 표시장치 - Google Patents

Abstract

본 발명은, 격자형 패널의 일방향으로 연장된 게이트 전극, 게이트 전극에 교차하도록 연장된 캐소드 전극, 및 애노드 전극을 구비한 전계방출 표시장치의 에이징 방법이며, 전계방출 표시장치의 전원을 최초로 턴온하는 단계; 애노드 전극, 게이트 전극, 및 캐소드 전극에 각각 제1애노드전압, 제1게이트 전압, 및 제1캐소드 전압을 인가하는 단계; 제1애노드 전압을 유지한 상태에서, 게이트 전극 및 캐소드 전극에 각각 제2게이트 전압 및 제2캐소드 전압을 인가하는 단계; 및 제2게이트 전압 및 제2캐소드 전압을 유지한 상태에서, 애노드 전극에 제1애노드 전압보다 높은 제2애노드 전압을 인가하는 단계를 구비하는 것을 특징으로 한다.

본 발명에 의하면, 다음과 같은 효과가 있다.

첫째, 생산된 FED 완제품을 자동으로 에이징 시킬 수 있다.

둘째, 에이징 기간중에 이상 발생시에 이를 감지하여, 인가 전압을 조정하거나, 에이징을 종료함으로써, 안정된 에이징을 수행할 수 있다.

세째, 다양한 영상 데이터에 의해 에이징을 수행함으로써, FED의 특성에 적합한 안정된 에이징을 수행할 수 있다.

Description

전자 방출 표시장치의 에이징 방법 및 이를 수행하는 전자 방출 표시장치{Aging method for electron emission display and electron emission display executing the same}

본 발명은 전자 방출 표시장치(Electron Emission Display)에 관한 것으로서, 특히 전자 방출 표시장치의 에이징(aging)에 관한 것이다.

전자 방출 표시장치의 에이징 과정은, 전자방출부 및 형광체 등의 균일화 및 안정화를 위하여 수행된다.

냉음극을 이용하는 방식의 전자 방출 표시장치로는 전계 방출 표시장치(FED;Field Emission Display)가 있다. 전계 방출 표시장치로는 FE(Field Emitter)형 전자 방출 표시장치, MIM형 전자 방출 표시장치 및 MIS형 전자 방출 표시장치, 표면 전도형 전자 방출 표시장치(SED; Surface conduction Electron Emission Display), 발리스틱 전자 방출 표시장치(BSD;Ballistic electron Surface-emitting Display) 등이 알려져 있다.

FE형 전자 방출 표시장치는 진공중 전계에 의한 전자방출이 용이한 에미터를 형성하고, 에미터 어레이(Emitter Array)로부터 전자가 방출되는 구조이다. 에미터는 보통 β Function(Aspect Ratio)이 크고 Φ(Work Function)이 작은 물질을 사용한다.

MIM형 전자 방출 표시장치 및 MIS형 전자 방출 표시장치는 양자역학적인 터널 효과를 이용하며, 금속/절연층/금속(MIM;Metal-Insulator-Metal) 또는 금속/절연층/반도체(MIS;Metal-Insulator-Semiconductor)의 구조로 전자방출원을 구성하여 절연층을 삽입한 양쪽의 금속/반도체 사이에 전압을 인가하는 것에 의하여 높은 전자 전위를 갖는 금속 및 반도체로부터 낮은 전자 전위를 갖는 금속쪽으로 전자가 가속되면서 이동하여 방출되도록 이루어진다.

발리스틱 전자 방출 표시장치(BSD)는 반도체의 사이즈를 반도체중의 전자의 평균자유행정보다 작은 치수 영역까지 축소하면 전자가 산란하지 않고 주행하는 원리를 이용하며, 오믹전극상에 금속 또는 반도체로 이루어지는 전자공급층을 형성하고, 전자공급층위에 절연층과 금속박막, 형광체층을 형성하여 오믹전극과 금속박막에 전원을 인가하는 것에 의하여 전자가 방출되어 형광체층을 여기 발광시키도록 이루어진다.

표면전도형 전자 방출 표시장치(SED)는 기판상에 형성된 작은 면적의 박막에 전류를 표면과 수평으로 흐르게 하여 전자가 방출되도록 이루어지며, 한쌍의 제1전극 및 제2전극이 제1기판상에 서로 대향하여 형성되며, 제1전극 및 제2전극의 표면을 각각 덮으면서 서로 근접하도록 제1도전막 및 제2도전막을 형성하고, 제1도전막과 제2도전막의 사이에 전자방출부가 형성되며, 제2기판상에는 애노드 전극 위에 블랙매트릭스막을 사이에 두고 적색(R)과 녹색(G) 및 청색(B)의 형광막을 교대로 배열 형성하여 이루어진다.

상기와 같이 구성되는 표면전도형 전자 방출 표시장치는 제1전극 및 제2전극에 전원을 인가하여 작은 면적의 전자방출부 표면과 수평으로 전류가 흐르는 것에 의하여 전자가 방출되어 애노드 전극의 형광막에 충돌하여 소정의 화상을 구현한다.

전계 방출 표시장치는 양자역학적인 터널 효과를 이용하며 게이트 전극에 의하여 형성되는 전계에 의하여 전자가 방출되어 애노드 전극에 형성된 형광막에 충돌하여 여기 발광시키도록 이루어지는 3극관 구조가 널리 사용된다.

상기와 같이 구성되는 전계 방출 표시장치는 캐소드 전극과 게이트 전극에 소정의 구동전압을 인가하고, 애노드 전극에 수백∼수천V의 (+)전압을 인가하면, 캐소드 전극과 게이트 전극의 전압 차에 의해 전자방출원 주위에 전계가 형성되며 이에 의하여 전자가 방출되고, 방출된 전자가 고전압이 인가된 애노드 전극쪽으로 이동하여 대응하는 형광막에 충돌하여 발광시키는 것에 의하여 소정의 영상 표시가 이루어진다.

도 1은 팁형 FE형 전자 방출 표시장치의 일 예로서, 후면기판(112), 캐소드 전극(110), 팁형 FEA(Field Emitter Array)(116), 게이트 절연층(108), 게이트 전극(106), 스페이서(114), 형광체(104), 애노드 전극(102), 및 전면기판(100)을 구비한다. 이하 도 1을 참조하여 FE형 전자 방출 표시장치의 동작 원리를 다음과 같이 설명한다.

각각의 FEA(116)는 초소형 전자총으로 동작하며, 게이트(110)와 캐소드(106) 전극간에 일정 전압(수십 V)이 인가되면, 전자(118)들이 마이크로 팁(116)으로부터 양자 역학적으로 터널링되어 방출된다. 방출된 전자(118)들은, 더욱 큰 애노드(102) 전압인 수백 V ~ 수 ㎸ 에 의해 형광체(104)가 도포되어 있는 애노드(102) 쪽으로 가속되며, 형광체(104)에 충돌하게 된다. 전자(118)들이 형광체(104)에 충돌시 발생한 에너지에 의해 형광체(104) 내의 특정 원소 내에 있는 전자들이 여기되었다 떨어지면서 빛을 발생시킨다. 마이크로 팁형 소자는 실리콘 팁과 금속 팁이 대표적이다.

스페이서(114)는 애노드(104)과 캐소드(110) 기판 사이에 진공간격을 일정한 폭으로 유지시키는 것으로서, 외부의 대기 압력에 의한 기판의 붕괴를 방지하고, 소자의 동작 과정에서 화소들간 상호 간섭현상인 크로스토크(cross talk)를 방지한다.

도 2는 평면형 FEA를 갖는 FE형 전자 방출 표시장치의 일 예로서, 후면기판(212), 캐소드 전극(210), 평면형 FEA(216), 게이트 절연층(208), 게이트 전극(206), 스페이서(214), 형광체(204), 애노드 전극(202), 및 전면기판(200)을 구비한다. 평면형 FEA(216)는 다이아몬드 박막, DLC(Diamond-Like Carbon) 박막 등을 비롯하여, SCE(Surface Conduction Emitter), BSE(Ballistic electron Surface Emitter), MIM(Metal Insulator Metal) 및 MIS(Metal Insulator Semiconductor) 등이 대표적이다. FEA(216)가 평면형인 점을 제외하면, 도 2의 FED의 각 구성요소의 작용원리는 도 1의 동일한 명칭의 구성요소의 작용과 같다.

도 3은 CNT FEA를 FE형 전자 방출 표시장치의 일 예로서, 후면기판(312), 캐소드 전극(310), CNT FEA(316), 게이트 절연층(308), 게이트 전극(306), 스페이서(314), 형광체(304), 애노드 전극(302), 및 전면기판(300)을 구비한다. CNT는 팁형과 평면형의 장점을 함께 취할 수 있는 전자 방출원으로 이를 통한 FED 의 개발이 활성화되고 있다. FEA(216)가 CNT형인 점을 제외하면, 도 3의 FED의 각 구성요소의 작용원리는 도 1의 동일한 명칭의 구성요소의 작용과 같다.

칼라 FED의 구동에 있어서는, 스위칭 애노드(switched anode) 방식과 비스위칭 애노드(non-switched anode) 방식인 두 종류의 어드레싱 방식 적용된다.

스위칭 애노드 방식은, 예컨대 도 1에 도시된 바와 같이, R(red), G(green), B(blue)세 개의 부화소(sub-pixel)들이 한 개의 FEA 화소를 공유하며, 동일색의 모든 애노드 부화소들은 서로 전기적으로 연결된다. 스위칭 애노드 방식에서는 많은 수(세 배)의 전자 방출원을 사용할 수 있으며, 애노드과 캐소드의 정렬에 크게 민감하지 않다는 장점이 있다. 반면에 인접한 형광체 부화소들간에 전기적 항복에 의한 혼색을 방지하기 위해 애노드전압을 일정치 이하(주로 1㎸이하)로 하여야 하며, 애노드전압이 세 배 빠른 속도로 인가되어야 한다.

비스위칭 애노드 방식은, 예컨대 도 2에 도시된 바와 같이, 애노드 부 화소들마다 별도의 FEA 부화소들을 사용하며, 한 화소 내에 있는 세 개의 부화소들이 전기적으로 연결되어 있다. 비스위칭 애노드 방식의 장점은, 인접한 애노드 부화소들간에 전기적 항복이 일어날 우려가 적어 고전압 동작이 가능하고, 애노드 전압을 고속으로 변환시킬 필요가 없다. 반면에 비스위칭 애노드 방식의 단점은, 게이트 전극의 수가 세 배로 증가하고, 각각의 애노드 부화소가 사용하는 전자 방출원 수가 적어 단일 방출원이 상대적으로 높은 전류를 제공하여야 하며, 애노드과 캐소드의 정렬 오차가 색 순도에 영향을 미치게 된다.

전술한 FED를 구동함에 있어서, 각각의 FEA간의 균일성은 화면에 양질의 영상을 표시하는데 기본적으로 갖추어져야 할 사항이다. 또한, 제조상 발생할 수 있는 팁과 전극간의 미세한 전기적 단락(short) 등이 제거되어야만 안정적인 FED 구동을 수행할 수 있다. FED에 있어서 에이징은, FEA 및 형광체 등의 균일화 및 안정화를 위하여 수행된다. FED의 대량 생산을 위하여는 생산된 FED 완제품을 자동으로 에이징 시킬 필요가 있다.

본 발명이 이루고자 하는 기술적 과제는, 생산된 FED 완제품을 자동으로 에이징 시키기 위한 방법 및 장치를 제공하는데 있다.

상기의 기술적 과제를 이루기 위한 본 발명은, 격자형 패널의 일방향으로 연장된 게이트 전극, 상기 게이트 전극에 교차하도록 연장된 캐소드 전극, 및 애노드 전극을 구비한 전계방출 표시장치의 에이징 방법이며, (a) 상기 전계방출 표시장치의 전원을 최초로 턴온하는 단계; (b) 상기 애노드 전극, 상기 게이트 전극, 및 상기 캐소드 전극에 각각 제1애노드전압, 제1게이트 전압, 및 제1캐소드 전압을 인가하는 단계; (c) 상기 제1애노드 전압을 유지한 상태에서, 상기 게이트 전극 및 상기 캐소드 전극에 각각 제2게이트 전압 및 제2캐소드 전압을 인가하는 단계; 및 (d) 상기 제2게이트 전압 및 상기 제2캐소드 전압을 유지한 상태에서, 상기 애노드 전극에 상기 제1애노드 전압보다 높은 제2애노드 전압을 인가하는 단계를 구비하는 것을 특징으로 한다.

상기 제2애노드 전압은 애노드 정격전압일 수 있다.

상기 에이징 방법은, 상기 (d) 단계 후에, 상기 제2게이트 전압 및 상기 제2캐소드 전압을 유지한 상태에서, 상기 제2애노드 전압으로부터 애노드 정격전압까지 둘 이상의 레벨을 갖는 단계적인 전압을 상기 애노드 전극에 인가하는 단계를 더 구비할 수 있다.

상기 제2게이트 전압은 게이트 정격전압일 수 있다.

상기 제2캐소드 전압은 캐소드 정격전압일 수 있다.

상기 에이징 방법은, 상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고, 상기 검출된 전류가 소정 기준전류 이상이면, 불량발생 신호를 출력하고, 상기 에이징 기간을 종료할 수 있다.

또한 상기 에이징 방법은, 상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고, 상기 검출된 전류가 소정 기준전류 이상이면, 상기 게이트에 인가되는 전압 및 상기 캐소드에 인가되는 전압 중 적어도 하나를 감소시킬 수 있다.

또한 상기 에이징 방법은, 상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고, 상기 검출된 전류가 소정 기준전류 이상인 기간이 소정 기간 이상 지속되면, 불량발생 신호를 출력하고, 상기 에이징 기간을 종료할 수 있다.

또한 상기 에이징 방법은, 상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고, 상기 검출된 전류가 소정 기준전류 이상인 기간이 소정 횟수 이상 검출되면, 불량발생 신호를 출력하고, 상기 에이징 기간을 종료할 수 있다.

상기 에이징 기간은 최고 계조 영상 데이터에 의해 수행될 수 있다.

상기 에이징 기간은 중간 계조 영상 데이터에 의해 수행될 수 있다.

상기 에이징 기간은 각 주사라인의 모든 화소가 동시에 점등되는 영상 데이터에 의해 수행될 수 있다.

상기 에이징 기간은 각 주사라인의 일측단에서 시작하여 타측단으로 순차적으로 흐르는 영상 데이터에 의해 수행될 수 있다.

이하, 본 발명의 바람직한 실시예에 의한 전계방출 표시장치의 에이징 방법의 구성 및 작용을 첨부한 도면들을 참조하여 상세히 설명한다.

본 발명은 격자형 패널의 일방향으로 연장된 게이트 전극, 게이트 전극에 교차하도록 연장된 캐소드 전극, 및 애노드 전극을 구비한 FED 의 에이징 방법에 관한 것이다.

FED 의 구조는, 게이트 전극의 위치를 기준으로 탑 게이트(top gate) 구조와 언더 게이트(under gate) 구조로 분류된다. 탑 게이트 구조는, 전극들이 유리기판으로부터 차례로 캐소드 전극, 게이트 전극, 애노드 전극 순서로 구비된 구조를 말한다. 언더 게이트 구조는, 전극들이 유리기판으로부터 차례로 게이트 전극, 캐소드 전극, 애노드 전극 순서로 구비된 구조를 말한다.

본 발명의 FED의 에이징 방법은 탑 게이트 구조의 FED 및 언더 게이트 구조의 FED에 모두 적용될 수 있다.

또한 본 발명의 FED의 에이징 방법은 마이크로 팁형, 평면형, 및 CNT형 FEA를 갖는 FED 에 모두 적용될 수 있다.

도 4는 본 발명의 에이징 방법이 적용될 수 있는 전계방출 표시장치의 패널 및 구동장치를 설명하기 위한 블록도이다.

타이밍 제어부(400)는, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 R(red),G(green),B(blue) 데이터를 생성하고, 이들을 게이트 구동신호(414) 및 캐소드 구동신호(416)로서 출력한다.

탑 게이트 구조인 경우에는, 게이트 전극(410)이 주사전극으로 작용하고, 캐소드 전극(412)이 데이터 전극으로 작용한다. 따라서 탑 게이트 구조의 FED에서 타이밍 제어부(400)는, 주사 구동부의 작용을 하는 게이트 구동부(402)에 수직동기신호(Vsync)를 전송하고, 데이터 구동부의 작용을 하는 캐소드 구동부(404)에는 R,G,B 데이터 신호와 수평동기신호(Hsync)를 전송한다.

탑 게이트 구조인 경우에, 게이트 구동부(402)는 저전압의 수평동기신호(Hsync)를 고전압의 주사펄스로 변환하여 게이트 전극(410)으로 출력한다. 또한, 캐소드 구동부(404)는 R,G,B 데이터와 수평동기신호(Hsync)를 한 라인의 데이터 신호 예컨대 펄스폭변조(pulse width modulation, PWM)된 데이터 신호로 변환하여 캐소드 전극(412)으로 출력한다.

반대로 언더 게이트 구조인 경우에는, 게이트 전극(410)이 데이터 전극으로 작용하고, 캐소드 전극(412)이 주사전극으로 작용한다. 따라서 언더 게이트 구조의 FED에서 타이밍 제어부(400)는, 주사 구동부의 작용을 하는 캐소드 구동부(404)에 수직동기신호(Vsync)를 전송하고, 데이터 구동부의 작용을 하는 게이트 구동부(402)에는 R,G,B 데이터 신호와 수평동기신호(Hsync)를 전송한다.

애노드 전압 공급부(408)는, 패널(406)에 애노드 전압을 인가한다.

도 5는 본 발명의 FED의 에이징 방법의 바람직한 일 실시예를 설명하기 위한 타이밍도이다. 도 6은 본 발명의 FED의 에이징 방법의 바람직한 일 실시예를 설명하기 위한 플로우챠트이다.

도 5에서, 각 그래프의 수평축은 시간(t)축이다. 수직축 중 Va는 애노드 전압, Vg는 게이트 전압, Vk는 캐소드 전압을 의미한다. 그리고, t=0에서 FED 제품이 최초로 턴온된다고 가정한다.

또한 도 5에서, 캐소드 전압(Vk)은, FED 의 전극 구조가 탑 게이트 구조인지 혹은 언더 게이트 구조인지에 따라, 양의 전압값 또는 음의 전압값을 가질 수 있다.

탑 게이트 구조와 언더 게이트 구조의 경우에, 게이트 전극 및 캐소드 전극의 역할은 다음 표 1과 같다.

구분	주사전극	데이터 전극
탑 게이트 구조	게이트(G) (Vg= 0V, 150V)	캐소드(K) (Vk= 0V, 70V)
언더 게이트 구조	캐소드(K) (Vk= -80V, 0V)	게이트(G) (Vg= 0V, 70V)

표 1은 전자 방출 전압(emission voltage)를 150V로 설정한 경우의 예이다. 즉 게이트(G) 하이레벨 전위와 캐소드(K) 로우레벨 전위의 전위차를 150V 인 때에 전자 방출이 일어나는 경우의 예이다.

탑 게이트 구조인 경우에, 게이트(G)에는 로우레벨이 0V이고 하이레벨이 150V인 주사펄스가 인가되고, 캐소드(K)에는 로우레벨이 0V이고 하이레벨이 70V인 데이터 펄스가 인가된다. 이 경우에, 게이트(G)에 하이레벨의 주사펄스(Vg=150V)가 인가된 기간에서, 캐소드 전압이 로우레벨(Vk=0V)인 기간동안 전자 방출이 일어난다. 이 때 캐소드(K)에 인가되는 로우레벨의 데이터 펄스폭에 따라, 발광셀의 휘도가 결정된다.

언더 게이트 구조인 경우에, 캐소드(K)에는 로우레벨이 -80V이고 하이레벨이 0V인 주사펄스가 인가되고, 게이트(G)에는 로우레벨이 0V이고 하이레벨이 70V인 데이터 펄스가 인가된다. 이 경우에, 캐소드(K)에 로우레벨의 주사펄스(Vk=-80V)가 인가된 기간에서, 게이트 전압이 하이레벨(Vg=70V)인 기간동안 전자 방출이 일어난다. 이 때 게이트(G)에 인가되는 하이레벨의 데이터 펄스폭에 따라, 발광셀의 휘도가 결정된다.

PWM 방식의 FED는, 주사펄스가 인가된 기간에서 데이터 펄스의 폭을 조절하는 것에 의해 발광셀의 휘도를 결정한다. PWM 방식에서, 풀 화이트 휘도는, 주사펄스의 폭과 동일한 기간동안 주사전극과 데이터 전극에 전자 방출 전압(예컨대 150V)이 걸리도록 한 경우의 발광셀의 휘도를 말한다. 이에 비하여 중간계조의 휘도는, 주사펄스의 폭보다 작은 소정 기간동안 주사전극과 데이터 전극에 전자 방출 전압(예컨대 150V)이 걸리도록 한 경우의 발광셀의 휘도를 말한다.

도 5 및 도 6을 참조하면 먼저, FED를 최초로 턴온한다(S100 단계). S100 단계는 도 5에서 t=0 시점에 해당한다.

S100 단계 후에, 애노드 전극, 게이트 전극, 및 캐소드 전극에 각각 제1애노드전압(Va1), 제1게이트 전압(Vg1), 및 제1캐소드 전압(Vk1)을 인가한다(S102 단계). S102 단계는, 도 5에서 t=0 ~ t=t0 까지의 기간에 해당한다. 여기서, t=t0는 일의적으로 결정되는 것이 아니며, FED의 구조 및 구동회로 특성에 따라 적정한 시간으로 결정될 수 있다.

도 5에서 각 전극 전압이 상승할 때 소정의 기울기를 갖고 증가한다. 여기서 기울기는 FED 구동 특성에 따라 적정하게 결정될 수 있다.

S102 단계 후에, 제1애노드 전압(Va1)을 유지한 상태에서, 게이트 전극 및 캐소드 전극에 각각 제2게이트 전압(Vg2) 및 제2캐소드 전압(Vk2)을 인가한다(S104 단계). 도 5의 실시예는, Vg2가 게이트 정격전압, Vk2가 캐소드 정격전압인 경우를 예시하였으나, 본 발명이 이에 한정하는 것은 아니다. 즉, 제1애노드 전압(Va1)을 인가한 상태에서, 게이트 및 캐소드에 전압을 인가할 때, 정격 전압까지 3단계 이상으로 점진적으로 전압을 증가시킬 수도 있다. 또한, 게이트 및 캐소드 정격전압보다 작은 제2게이트 전압(Vg2), 제2캐소드 전압(Vk2)이 에이징 기간동안 인가될 수도 있다.

S104 단계 후에, 제2게이트 전압(Vg2) 및 제2캐소드 전압(Vk2)을 유지한 상태에서, 애노드 전극에 제2애노드 전압(Va2)을 인가한다(S106 단계).

본 발명의 FED 에이징 방법에 있어서, 애노드 전압은 둘 이상의 단계를 갖고, 정격 전압까지 단계적으로 상승할 수 있다. 예컨대 도 5와 같이 Va5가 애노드 정격전압이고, 에이징 기간에 애노드 전압이 정격전압까지 다섯 단계로 상승할 수 있다. 또한 도 5와는 달리, Va2가 애노드 정격전압이고, 에이징 기간동안 두 단계로 애노드 전압이 상승하고, t=t2 이후의 에이징 기간에 제2애노드 전압(Va2)가 유지될 수도 있다.

또한, 제2애노드 전압(Va2)이 정격전압보다 작은 전압이라도 무방하다. FED 장치의 에이징 사양에 따라, t=t2 이후 소정 에이징 기간동안, 정격전압 이하의 제2애노드 전압이 유지될 수도 있다.

또한, S106 단계 후에, 제2게이트 전압 및 제2캐소드 전압을 유지한 상태에서, 제2애노드 전압으로부터 애노드 정격전압까지 시간경과에 따라 둘 이상의 레벨을 갖는 단계적으로 상승하는 전압을 인가할 수도 있다.

이 때, 각 전극별 단계의 소정 기간(t0, t1, t2, t3, t4) 및 각 전극별 단계의 전압 상승폭은 FED의 특성에 따라 적정하게 결정될 수 있다.

본 발명의 에이징 방법은, 에이징 기간 중에 게이트 전극, 캐소드 전극, 및 애노드에 흐르는 전류를 검출하고, 검출된 전류가 소정 기준전류 이상이면, 게이트 전압 또는 캐소드 전압을 감소시킬 수 있다. 예컨대, t=0 ~ t=t1 사이의 기간에 제1게이트 전압(Vg1) 및 제1캐소드 전압(Vk1) 인가시에 이상전류가 검출되면, 제1게이트 전압(Vg1) 보다 작은 전압 및 제1캐소드 전압(Vk1)보다 작은 전압을 인가할 수 있다.

이 때 만일 이상전류가 과도하게 검출되면, 인가전압을 감소시키는 과정 없이, 바로 불량발생 신호를 출력하고, 에이징 기간을 종료하도록 구현될 수도 있다.

또한 본 발명의 에이징 방법은, 검출된 전류가 소정 기준전류 이상인 기간이 소정 기간 이상 지속되면, 불량발생 신호를 출력하고, 에이징 기간을 종료하도록 구현될 수 있다.

또한 본 발명의 에이징 방법은, 검출된 전류가 소정 기준전류 이상인 기간이 소정 횟수 이상 검출되면, 불량발생 신호를 출력하고, 에이징 기간을 종료하도록 구현될 수 있다.

본 발명에 의한 에이징 방법은, 다양한 계조의 영상 데이터에 의해 수행될 수 있다. 즉 제조된 FED의 특성을 고려하여 최고 계조(full white)의 영상 데이터, 또는 적정한 중간 계조(gray) 영상 데이터에 의해 에이징이 수행될 수 있다.

또한 본 발명에 의한 에이징 방법은, 다양한 영상 출력 방식에 의해 수행될 수 있다. 즉 각 주사라인의 모든 화소가 동시에 점등되는 영상 데이터, 또는 각 주사라인의 일측단에서 시작하여 타측단으로 순차적으로 흐르는 영상 데이터 등에 의해 에이징이 수행될 수 있다.

전술한 본 발명에 의한 전자방출 표시장치의 에이징 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다. 여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다.

특히, 본 발명에 의한 전자방출 표시장치의 에이징 방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상에서 설명한 바와 같이, 본 발명의 전계방출 표시장치의 에이징 방법에 의하면 다음과 같은 효과가 있다.

첫째, 생산된 FED 완제품을 자동으로 에이징 시킬 수 있다.

둘째, 에이징 기간중에 이상 발생시에 이를 감지하여, 인가 전압을 조정하거나, 에이징을 종료함으로써, 안정된 에이징을 수행할 수 있다.

세째, 다양한 영상 데이터에 의해 에이징을 수행함으로써, FED의 특성에 적합한 안정된 에이징을 수행할 수 있다.

본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

도 1은 팁형 FEA를 갖는 FE형 전자 방출 표시장치의 일 예를 나타낸다.

도 2는 평면형 FEA를 갖는 FE형 전자 방출 표시장치의 일 예를 나타낸다.

도 3은 CNT FEA를 갖는 FE형 전자 방출 표시장치의 일 예를 나타낸다

도 4는 본 발명의 에이징 방법이 적용될 수 있는 전자 방출 표시장치의 패널 및 구동장치를 설명하기 위한 블록도이다.

도 5는 본 발명의 전자 방출 표시장치의 에이징 방법의 바람직한 일 실시예를 설명하기 위한 타이밍도이다.

도 6은 본 발명의 전자 방출 표시장치의 에이징 방법의 바람직한 일 실시예를 설명하기 위한 플로우챠트이다.

Claims (15)

1. 격자형 패널의 일방향으로 연장된 게이트 전극, 상기 게이트 전극에 교차하도록 연장된 캐소드 전극, 및 애노드 전극을 구비한 전계방출 표시장치의 에이징 방법에 있어서,

   (a) 상기 전계방출 표시장치의 전원을 최초로 턴온하는 단계;

   (b) 상기 애노드 전극, 상기 게이트 전극, 및 상기 캐소드 전극에 각각 제1애노드전압, 제1게이트 전압, 및 제1캐소드 전압을 인가하는 단계;

   (c) 상기 제1애노드 전압을 유지한 상태에서, 상기 게이트 전극 및 상기 캐소드 전극에 각각 제2게이트 전압 및 제2캐소드 전압을 인가하는 단계; 및

   (d) 상기 제2게이트 전압 및 상기 제2캐소드 전압을 유지한 상태에서, 상기 애노드 전극에 상기 제1애노드 전압보다 높은 제2애노드 전압을 인가하는 단계를 구비하는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
2. 제1항에 있어서,

   상기 제2애노드 전압은 애노드 정격전압인 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
3. 제1항에 있어서, 상기 (d) 단계 후에,

   상기 제2게이트 전압 및 상기 제2캐소드 전압을 유지한 상태에서, 상기 제2애노드 전압으로부터 애노드 정격전압까지 둘 이상의 레벨을 갖는 단계적인 전압을 상기 애노드 전극에 인가하는 단계를 더 구비한 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
4. 제1항에 있어서,

   상기 제2게이트 전압은 게이트 정격전압인 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
5. 제1항에 있어서,

   상기 제2캐소드 전압은 캐소드 정격전압인 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
6. 제1항에 있어서,

   상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고,

   상기 검출된 전류가 소정 기준전류 이상이면, 불량발생 신호를 출력하고, 상기 에이징 기간을 종료하는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
7. 제1항에 있어서,

   상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고,

   상기 검출된 전류가 소정 기준전류 이상이면, 상기 게이트에 인가되는 전압 및 상기 캐소드에 인가되는 전압 중 적어도 하나를 감소시키는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
8. 제1항에 있어서,

   상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고,

   상기 검출된 전류가 소정 기준전류 이상인 기간이 소정 기간 이상 지속되면, 불량발생 신호를 출력하고, 상기 에이징 기간을 종료하는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
9. 제1항에 있어서,

   상기 에이징 기간 중에 상기 게이트 전극, 상기 캐소드 전극, 및 상기 애노드 전극 중 하나 이상의 전극에서 전류를 검출하고,

   상기 검출된 전류가 소정 기준전류 이상인 기간이 소정 횟수 이상 검출되면, 불량발생 신호를 출력하고, 상기 에이징 기간을 종료하는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
10. 제1항에 있어서, 상기 에이징 기간은

    최고 계조 영상 데이터에 의해 수행되는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
11. 제1항에 있어서, 상기 에이징 기간은

    중간 계조 영상 데이터에 의해 수행되는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
12. 제1항에 있어서, 상기 에이징 기간은,

    각 주사라인의 모든 화소가 동시에 점등되는 영상 데이터에 의해 수행되는 것을 특징으로 하는 전계방출 표시장치의 에이징 방법.
13. 제1항에 있어서, 상기 에이징 기간은

    각 주사라인의 일측단에서 시작하여 타측단으로 순차적으로 흐르는 영상 데이터에 의해 수행되는 것을 특징으로 하는 전계방출 표시장치의 에이지 방법.
14. 제1항 내지 제13항 중 어느 한 항의 방법을 수행하는 전계방출 표시장치.
15. 제1항 내지 제13항 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.