KR20050096626A - Forming method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 제조 공정에서 연속적으로 증착하는 두개의 막을 동일 CVD 장비에서 타임 딜레이 없이 진행함으로써 반도체 소자의 제조 공정시간(TAT)을 단축할 수 있고 습식각액에 의해 실리콘 기판이 손상되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, by performing two films that are continuously deposited in a semiconductor device manufacturing process without time delay in the same CVD equipment, the manufacturing process time (TAT) of the semiconductor device can be shortened. And a method for manufacturing a semiconductor device which can prevent the silicon substrate from being damaged by the wet etching solution.
본 발명에 따른 반도체 소자의 제조 방법은 페리 영역과 셀 영역이 정의된 실리콘 기판 상에 게이트 라인을 형성하는 단계와, 상기 게이트 라인 상에 버퍼 옥사이드와 스페이서 질화막을 동일 CVD 장비의 같은 챔버에서 순차적으로 증착하는 단계와, 상기 스페이서 질화막 상에 스페이서 산화막을 증착한 후 상기 페리 영역에서 스페이서 산화막을 식각하여 스페이서막을 구비하는 페리영역의 트랜지스터를 형성하는 단계와, 상기 셀 영역에 존재하는 스페이서 산화막을 습식식각하여 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다. A method of manufacturing a semiconductor device according to the present invention includes forming a gate line on a silicon substrate having a ferry region and a cell region defined thereon, and sequentially forming a buffer oxide and a spacer nitride film on the gate line in the same chamber of the same CVD apparatus. Depositing a spacer oxide layer on the spacer nitride layer, etching the spacer oxide layer in the ferrite region, forming a transistor in the ferry region including the spacer layer, and wet etching the spacer oxide layer in the cell region. Characterized in that it comprises a step of removing.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 제조 공정에서 연속적으로 증착하는 두개의 막을 동일 CVD 장비에서 타임 딜레이 없이 진행함으로써 반도체 소자의 제조 공정시간(TAT)을 단축할 수 있고 습식각액에 의해 실리콘 기판이 손상되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, by performing two films that are continuously deposited in a semiconductor device manufacturing process without time delay in the same CVD equipment, the manufacturing process time (TAT) of the semiconductor device can be shortened. And a method for manufacturing a semiconductor device which can prevent the silicon substrate from being damaged by the wet etching solution.
이하, 종래의 일반적인 반도체 소자의 제조 방법을 도 1을 통해 설명하겠다.Hereinafter, a conventional method for manufacturing a semiconductor device will be described with reference to FIG. 1.
먼저, 페리 영역과 셀 영역으로 나뉜 실리콘 기판(1) 상에 게이트(2)를 형성하고 상기 게이트(2) 측벽에 버퍼 산화막(3)과 스페이서 질화막(4) 및 스페이서 산화막(5)으로 이루어진 스페이서막을 형성한 후, 페리 영역의 트랜지스터를 제작하기 위해 셀 영역은 스페이서 산화막을 증착한 상태 그대로 유지시키고 트랜지스터를 형성하고자 하는 페리 영역은 스페이서 산화막을 건식 식각해 상기 게이트 측벽에 보호막으로 스페이서 산화막(5)을 형성한 후 이온주입 공정을 실시한다.First, a gate 2 is formed on a silicon substrate 1 divided into a ferry region and a cell region, and a spacer including a buffer oxide film 3, a spacer nitride film 4, and a spacer oxide film 5 is formed on a sidewall of the gate 2. After forming the film, in order to fabricate the transistor in the ferry region, the cell region is kept in the state of depositing the spacer oxide film, and the ferry region in which the transistor is to be formed is dry-etched by the spacer oxide film, and the spacer oxide film 5 is used as a protective film on the sidewall of the gate. After forming the ion implantation step.
이렇게 페리 영역의 트랜지스터는 셀 영역의 트랜지스터 제작과는 다른 공정을 통해 따로 제작하는데, 주로 페리 트랜지스터 제작 전에 셀 트랜지스터 제작을 완료한 상태에서 페리 트랜지스터 제작에 들어가고, 페리 트랜지스터 제작 시 셀 영역을 덮고 있던 스페이서 산화막은 페리 트랜지스터 제작이 완료된 후 모두 제거하여 셀 영역을 오픈시킨다.In this way, the transistor in the ferry region is manufactured separately through a different process from the transistor production in the cell region. In general, the ferrite transistor is manufactured when the cell transistor is completed before the ferry transistor is manufactured, and the spacer covering the cell region when the ferry transistor is manufactured. The oxide film is removed after the ferry transistor fabrication is completed to open the cell region.
이와 같이 스페이서 산화막은 페리 트랜지스터를 제작하기 위해 증착하며 후속 셀 영역에 비트 라인과 캐패시터 구조를 형성하기 위해선 셀 영역의 스페이서 산화막은 제거되어야만 한다. 이 스페이서 산화막은 셀 영역만 깨끗히 제거되어야하기 때문에 페리 영역은 포토레지스트(6)를 덮은 상태에서 습식각 공정을 진행하는 공정을 거치게 된다.As such, the spacer oxide layer is deposited to fabricate the ferry transistor, and the spacer oxide layer of the cell region must be removed to form the bit line and the capacitor structure in the subsequent cell region. Since the spacer oxide film only needs to be cleanly removed from the cell region, the ferry region is subjected to a wet etching process while covering the photoresist 6.
그러나, 이러한 습식각 공정은 제거되어야 하는 스페이서 산화막만을 제거하는 것이 아니라 상기 스페이서 산화막 밑의 실리콘 기판까지 식각해 버리는 실리콘 기판 결함(A)을 유발한다. However, the wet etching process not only removes the spacer oxide layer to be removed, but also causes a silicon substrate defect A to etch the silicon substrate under the spacer oxide layer.
따라서, 상기와 같은 게이트 결함(GATE DEFECT)은 디바이스 동작을 불가능하게 하는 소위 킬링 디펙트이며 디바이스 쉬링크에 따른 증착 막의 슬림화와 증착상태의 불균일성을 고려해 볼 때 상기의 실리콘 기판 결함은 매우 심각한 문제가 될 수 있다.Therefore, the gate defect (GATE DEFECT) is a so-called killing defect that makes the device impossible to operate and the silicon substrate defect is a very serious problem in consideration of the slimming of the deposited film and the unevenness of the deposited state due to the device shrink. Can be.
정리하자면, 상기 스페이서 산화막 밑에는 버퍼 산화막과 스페이서 질화막이 존재하는데, 웨트 에천트는 상기 버퍼 산화막 및 스페이서 질화막을 침투하여 실리콘 기판에 까지 도달하게 되므로 실리콘 기판에 구덩이 모양의 결함을 유발하는데 버퍼 산화막 형성 완료 후 스페이서 질화막 증착까지의 시간이 길면 길수록 결함의 갯수와 발생빈도 및 디펙트 크기가 점점 커지는 경향성을 보인다.In summary, a buffer oxide film and a spacer nitride film exist under the spacer oxide film. Since the wet etchant penetrates the buffer oxide film and the spacer nitride film and reaches the silicon substrate, a pit-shaped defect is formed in the silicon substrate. The longer the time until the deposition of the spacer nitride film, the greater the number of defects, the incidence frequency, and the defect size.
따라서, 현재 디바이스를 진행함에 있어 버퍼 산화막 형성 후 스페이서 질화막 증착까지의 시간을 몇 시간 이내로 스펙화시켜 진행하고 있다. 보통 12시간 이내에 연속해서 진행해야 한다는 경험적인 결과가 있으나 양산 라인에 디바이스를 제조하는 데 있어서 두 프로세스 스텝의 장비를 스탠바이 상태로 유지시켜야 가능하므로 매우 번거롭고 지키기에 상당한 어려움이 따른다는 문제점이 있다. Therefore, in progressing the current device, the time from the formation of the buffer oxide film to the deposition of the spacer nitride film is specified by several hours or less. Although there is an empirical result of having to proceed continuously within 12 hours, there is a problem that it is very cumbersome and considerably difficult to keep the equipment of the two process steps in standby state in manufacturing the device on the production line.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 제조에 있어 연속적으로 증착하는 두개의 막을 동일 CVD 장비에서 타임 딜레이 없이 진행함으로써 반도체 소자 제조 공정시간을 줄이고 제조 원가를 절감할 수 있는 반도체 소자의 제조 방법을 제공한다는 데 있다. Therefore, the technical problem to be achieved in the present invention is to manufacture a semiconductor device that can reduce the manufacturing time and reduce the manufacturing cost of the semiconductor device manufacturing process by performing two films deposited continuously in the same CVD equipment without time delay To provide a way.
또한, 본 발명이 이루고자 하는 기술적 과제는 게이트의 버퍼 산화막과 스페이서 질화막을 동일 CVD 장비의 같은 챔버나 다른 챔버에서 순차적으로 증착하여 버퍼 산화막 증착 후 스페이서 질화막 증착까지의 타임 딜레이를 없앰으로써 스페이서 산화막 제거시 게이트 하부의 실리콘 기판 결함을 없앨 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다. In addition, the technical problem to be achieved in the present invention is to remove the spacer oxide film by sequentially depositing the buffer oxide film and the spacer nitride film of the gate in the same chamber or another chamber of the same CVD equipment to eliminate the time delay from the deposition of the buffer oxide film to the deposition of the spacer nitride film The present invention provides a method of manufacturing a semiconductor device capable of eliminating a silicon substrate defect under a gate.
상기 기술적 과제를 달성하기 위하여, 본 발명은 페리 영역과 셀 영역이 정의된 실리콘 기판 상에 게이트 라인을 형성하는 단계와, 상기 게이트 라인 상에 버퍼 옥사이드와 스페이서 질화막을 동일 CVD 장비의 같은 챔버에서 순차적으로 증착하는 단계와, 상기 스페이서 질화막 상에 스페이서 산화막을 증착한 후 상기 페리 영역에서 스페이서 산화막을 식각하여 스페이서막을 구비하는 페리영역의 트랜지스터를 형성하는 단계와, 상기 셀 영역에 존재하는 스페이서 산화막을 습식식각하여 제거하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method of forming a gate line on a silicon substrate having a ferry region and a cell region defined thereon, and sequentially forming a buffer oxide and a spacer nitride film on the gate line in the same chamber of the same CVD apparatus. Depositing a spacer oxide layer on the spacer nitride layer, etching the spacer oxide layer in the ferrite region to form a transistor in the ferry region including the spacer layer, and wetting the spacer oxide layer existing in the cell region. It provides a method of manufacturing a semiconductor device comprising the step of etching to remove.
또한 상기 기술적 과제를 달성하기 위한 본 발명은 페리 영역과 셀 영역이 정의된 실리콘 기판 상에 게이트 라인을 형성하는 단계와, 상기 게이트 라인 상에 버퍼 옥사이드와 스페이서 질화막을 동일 CVD 장비의 다른 챔버에서 순차적으로 증착하는 단계와, 상기 스페이서 질화막 상에 스페이서 산화막을 증착한 후 상기 페리 영역에서 스페이서 산화막을 식각하여 스페이서막을 구비하는 페리영역의 트랜지스터를 형성하는 단계와, 상기 셀 영역에 존재하는 스페이서 산화막을 습식식각하여 제거하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention for achieving the technical problem is a step of forming a gate line on a silicon substrate in which the ferry region and the cell region is defined, the buffer oxide and the spacer nitride film on the gate line sequentially in another chamber of the same CVD equipment Depositing a spacer oxide layer on the spacer nitride layer, etching the spacer oxide layer in the ferrite region to form a transistor in the ferry region including the spacer layer, and wetting the spacer oxide layer existing in the cell region. It provides a method of manufacturing a semiconductor device comprising the step of etching to remove.
본 발명에 있어서, 상기 버퍼 산화막은 600~850℃의 온도에서 SiH4, N2O, TEOS, DCS 가스로 LP-CVD방식을 통해 증착하는 것을 특징으로 하고, 상기 스페이서 질화막은 500~800℃의 온도에서 SiH4, NH3, DCS 가스를 이용하여 증착하는 것을 특징으로 한다.In the present invention, the buffer oxide film is characterized in that the deposition by Si-H4, N2O, TEOS, DCS gas at a temperature of 600 ~ 850 ℃ by LP-CVD method, the spacer nitride film is SiH4 at a temperature of 500 ~ 800 ℃ It is characterized in that the deposition using, NH3, DCS gas.
본 발명에 있어서, 상기 스페이서 질화막은 버퍼 산화막의 증착 가스와 다른 가스를 사용하여 상기 버퍼 산화막과 같은 챔버에서 증착하는 것을 특징으로 한다.In the present invention, the spacer nitride film is deposited in the same chamber as the buffer oxide film using a gas different from the deposition gas of the buffer oxide film.
그리고, 상기 기술적 과제를 달성하기 위하여 본 발명은 실리콘 기판에 STI 공정을 통해 트렌치를 형성하고 상기 트렌치 내에 고온 산화막을 형성하는 단계와, 상기 고온 산화막 상에 라이너 질화막과 라이너 산화막을 동일 CVD 장비의 같은 챔버에서 순차적으로 증착하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method of forming a trench in a silicon substrate through an STI process and forming a high temperature oxide film in the trench, and forming a liner nitride film and a liner oxide film on the high temperature oxide film in the same CVD equipment. It provides a method for manufacturing a semiconductor device comprising the step of sequentially depositing in the chamber.
또한, 상기 기술적 과제를 달성하기 위한 본 발명은 실리콘 기판에 STI 공정을 통해 트렌치를 형성하고 상기 트렌치 내에 고온 산화막을 형성하는 단계와, 상기 고온 산화막 상에 라이너 질화막과 라이너 산화막을 동일 CVD 장비의 다른 챔버에서 순차적으로 증착하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention for achieving the above technical problem is to form a trench in the silicon substrate through the STI process and forming a high temperature oxide film in the trench, the liner nitride film and the liner oxide film on the high temperature oxide film of the same CVD equipment It provides a method for manufacturing a semiconductor device comprising the step of sequentially depositing in the chamber.
본 발명에 있어서, 상기 라이너 질화막은 500~800℃의 온도에서 SiH4, NH3, DCS 가스를 이용하여 증착하는 것을 특징으로 하고, 상기 라이너 산화막은 500~800℃의 온도에서 SiH4, NH3, DCS 가스를 이용하여 증착하는 것을 특징으로 한다.In the present invention, the liner nitride film is deposited using a SiH4, NH3, DCS gas at a temperature of 500 ~ 800 ℃, the liner oxide film is a SiH4, NH3, DCS gas at a temperature of 500 ~ 800 ℃ It is characterized by depositing using.
본 발명에 있어서, 상기 라이너 산화막은 라이너 질화막의 증착 가스와 다른 가스를 사용하여 상기 라이너 질화막과 같은 챔버에서 증착하는 것을 특징으로 한다. In the present invention, the liner oxide film is deposited in the same chamber as the liner nitride film using a gas different from the deposition gas of the liner nitride film.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
도 2a 내지 도 2f는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.2A to 2F are process cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.
먼저, 도 2a에 보이는 바와 같이, 페리 영역과 셀 영역이 정의된 실리콘 기판(10) 상에 복수개 이상의 게이트(20)를 형성한 후 버퍼 산화막(25)을 증착한다.First, as shown in FIG. 2A, a plurality of gates 20 are formed on a silicon substrate 10 in which ferry regions and cell regions are defined, and then a buffer oxide layer 25 is deposited.
그리고 도 2b에 보이는 바와 같이, 상기 버퍼 산화막(25) 상에 스페이서 질화막(30)을 증착하는데, 이 때 상기 버퍼 산화막(25)과 동일한 싱글 타입의 CVD 장비를 통해 상기 스페이서 질화막(30)을 증착한다.As shown in FIG. 2B, the spacer nitride layer 30 is deposited on the buffer oxide layer 25, and the spacer nitride layer 30 is deposited through the same single type CVD equipment as the buffer oxide layer 25. do.
이 때, 동일한 싱글 타입의 CVD 장비의 같은 챔버에서 상기 버퍼 산화막(25) 증착 후 스페이서 질화막(30)을 순차적으로 증착할 수도 있고, 동일한 싱글 타입의 CVD 장비의 한 챔버에서 버퍼 산화막(25)을 증착한 후 곧바로 또다른 챔버에서 스페이서 질화막(30)을 순차적으로 증착할 수 있다.In this case, the spacer nitride layer 30 may be sequentially deposited after the buffer oxide layer 25 is deposited in the same chamber of the same single type CVD apparatus, or the buffer oxide layer 25 may be deposited in one chamber of the same single type CVD apparatus. Immediately after the deposition, the spacer nitride layer 30 may be sequentially deposited in another chamber.
이어서, 도 2c에서 보는 바와 같이, 상기 스페이서 질화막(30) 상에 스페이서 산화막(40)을 증착한다.Subsequently, as shown in FIG. 2C, a spacer oxide film 40 is deposited on the spacer nitride film 30.
그리고 도 2d에서 보는 바와 같이, 상기 셀 영역은 셀 포토레지스트(미도시)로 덮은 후 건식식각 공정을 진행하여 상기 페리 영역에 존재하는 게이트의 양 측벽에 상기 버퍼 산화막(25')과 스페이서 질화막(30') 및 스페이서 산화막(40')으로 이루어진 스페이서를 형성한 다음 상기 셀 영역의 셀 포토레지스트(미도시)를 제거한다.As shown in FIG. 2D, the cell region is covered with a cell photoresist (not shown), followed by a dry etching process, and the buffer oxide layer 25 ′ and the spacer nitride layer (on both sidewalls of the gate existing in the ferry region). 30 ') and the spacer oxide film 40' are formed, and then the cell photoresist (not shown) in the cell region is removed.
계속하여 도 2e에서 보는 바와 같이, 상기 페리 영역은 페리 포토레지스트(50)로 덮은 후 습식 식각 공정을 진행함으로써 상기 셀 영역에 존재하는 스페이서 산화막(40)을 제거할 수 있도록 한다. As shown in FIG. 2E, the ferry region is covered with the ferry photoresist 50 and then wet-etched to remove the spacer oxide layer 40 present in the cell region.
즉, 도 2a 에서 도 2b로 진행할 때 동일한 싱글 타입 CVD 장비의 같은 챔버에서 상기 버퍼 산화막(25)과 스페이서 질화막(30)을 순차적으로 증착하거나 동일한 싱글 타입 CVD 장비의 다른 챔버에서 상기 버퍼 산화막(25)과 스페이서 질화막(30)을 순차적으로 증착하여 타임 딜레이(TIME DELAY)를 없앰으로써 상기 도 2e에서 진행하는 셀 영역의 스페이서 산화막(40)을 제거하기 위한 습식 식각 공정시 에천트가 상기 버퍼 산화막(25)과 스페이서 질화막(30)을 뚫고 실리콘 기판(10)으로 침투할 수 없게 되는 것이다.That is, when proceeding from FIG. 2A to FIG. 2B, the buffer oxide layer 25 and the spacer nitride layer 30 are sequentially deposited in the same chamber of the same single type CVD apparatus or the buffer oxide layer 25 in another chamber of the same single type CVD apparatus. ) And the spacer nitride layer 30 are sequentially deposited to remove the time delay, so that the etchant may form the buffer oxide layer during the wet etching process to remove the spacer oxide layer 40 in the cell region of FIG. 2E. 25 and the spacer nitride film 30 cannot be penetrated into the silicon substrate 10.
그러면, 도 2f에서 보는 바와 같이, 상기 셀 영역에 존재하는 스페이서 산화막(40)은 제거됨과 동시에, 종래의 도 1에서 보이는 실리콘 기판 결함(A)이 사라진다.Then, as shown in FIG. 2F, the spacer oxide film 40 existing in the cell region is removed and the silicon substrate defect A shown in FIG. 1 is disappeared.
본 발명에 의한 대안적인 실시예를 살펴보면, 실리콘 기판에 트렌치를 STI 공정을 통해 트렌치를 형성한 후 상기 트렌치 내에 라이너 질화막 및 라이너 산화막을 증착하는 데 있어서, 상기 라이너 질화막 및 라이너 산화막을 동일 싱글 타입 CVD 장비의 같은 챔버나 다른 챔버에서 증착 공정을 진행함으로써 타임 딜레이를 없애 반도체 제조 공정시간을 단축할 수 있도록 하는 것이다.Looking at an alternative embodiment of the present invention, in forming a trench in a silicon substrate through an STI process and depositing a liner nitride film and a liner oxide film in the trench, the liner nitride film and the liner oxide film are the same single type CVD. The deposition process can be performed in the same or different chambers of the equipment, eliminating time delays, thereby reducing the time required for semiconductor manufacturing.
이 외에도 본 발명은 두개 이상의 막을 연달아 증착하여 반도체 소자를 형성하는 데 있어 응용될 수 있다. In addition, the present invention may be applied to form a semiconductor device by depositing two or more films in succession.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 소자의 제조에 있어 연속적으로 증착하는 두개의 막을 동일 CVD 장비에서 IN-SITU로 진행하으로써 두번째 막 증착 전에 선세정 공정을 건너뛸 수 있으므로 반도체 제조 공정 시간을 줄일 수 있고 제조 원가를 절감할 수 있는 이점이 있다.As described above, according to the present invention, the semiconductor manufacturing process time can be skipped before the second film deposition by proceeding to the IN-SITU in the same CVD equipment two films deposited successively in the manufacturing of the semiconductor device There is an advantage that can reduce the cost and manufacturing cost.
또한, 본 발명에 의하면 게이트의 버퍼 산화막 및 스페이서 질화막을 동일 CVD 장비의 같은 챔버나 다른 챔버에서 순차적으로 증착함으로써 셀 영역의 스페이서 산화막을 습식각으로 제거시에 발생하는 게이트 결함을 방지할 수 있는 효과가 있다. In addition, according to the present invention by sequentially depositing the buffer oxide film and the spacer nitride film of the gate in the same chamber or another chamber of the same CVD equipment to prevent the gate defect generated when the spacer oxide film of the cell region by wet etching There is.
도 1은 종래의 반도체 소자의 제조 방법에 의한 게이트 결함을 나타낸 도면1 is a view showing a gate defect by a conventional method for manufacturing a semiconductor device
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도들. 2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-
1, 10: 실리콘 기판 2, 20 : 게이트1, 10: silicon substrate 2, 20: gate
3, 25, 25' : 버퍼 산화막 4, 30, 30' : 스페이서 질화막3, 25, 25 ': buffer oxide film 4, 30, 30': spacer nitride film
5, 40, 40' : 스페이서 산화막 6, 50 : 포토레지스트5, 40, 40 ': spacer oxide film 6, 50: photoresist
A : 실리콘 기판 결함 A: Silicon substrate defect
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Cited By (1)
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|---|---|---|---|---|
| KR100728995B1 (en) * | 2006-08-25 | 2007-06-15 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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2004
- 2004-03-31 KR KR1020040022066A patent/KR20050096626A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728995B1 (en) * | 2006-08-25 | 2007-06-15 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |