KR20050096376A - Key for aligning a substrate on cutting a fuse of semiconductor device - Google Patents

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Abstract

반도체 장치의 퓨즈 정렬 키가 개시된다. 상기 정렬 키는 불량 셀의 리페어에 사용되는 퓨즈를 컷팅할 때 기판의 정렬에 사용된다. 이때, 상기 정렬 키는 상기 퓨즈를 둘러싸는 퓨즈 박스의 가드링과 동일한 높이에 형성한다. 때문에, 상기 정렬 키와 상기 퓨즈 박스의 가드링 사이에는 단차가 거의 발생하지 않는다. 따라서, 상기 퓨즈를 리페어하기 위하여 기판을 정렬할 때 오류가 거의 발생하지 않는다.A fuse alignment key of a semiconductor device is disclosed. The alignment key is used to align the substrate when cutting the fuse used to repair the defective cell. At this time, the alignment key is formed at the same height as the guard ring of the fuse box surrounding the fuse. Therefore, little step is generated between the alignment key and the guard ring of the fuse box. Therefore, little error occurs when aligning the substrate to repair the fuse.

Description

반도체 장치의 퓨즈 정렬 키{key for aligning a substrate on cutting a fuse of semiconductor device}Key for aligning a substrate on cutting a fuse of semiconductor device}

본 발명은 반도체 장치의 퓨즈 정렬 키에 관한 것으로서, 보다 상세하게는 불량 셀의 리페어(repair)에 사용되는 퓨즈를 컷팅할 때 기판의 정렬을 위한 퓨즈 정렬 키에 관한 것이다.The present invention relates to a fuse alignment key of a semiconductor device, and more particularly, to a fuse alignment key for alignment of a substrate when cutting a fuse used for repair of a defective cell.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. Accordingly, the manufacturing technology of semiconductor devices has been developed to improve the degree of integration, reliability, and response speed.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩 단위로 패키징하는 어셈블리 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.The semiconductor device mainly includes a fabrication (FAB) process of repeatedly forming a circuit pattern set on a silicon substrate to form cells having an integrated circuit, and an assembly process of packaging the substrate on which the cells are formed in chip units. Include. In addition, a process for inspecting electrical characteristics of cells formed on the substrate is performed between the fabrication process and the assembly process.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어를 통하여 재생하기 위함이다. 구체적으로, 상기 셀들을 검사하여 불량 셀을 선별하고, 그 데이터를 발생시키는 프레-레이저 검사(pre-laser test), 상기 데이터에 근거하여 리페어가 가능한 셀들을 리페어하는 리페어 공정 및 상기 리페어한 셀들을 재검사하는 포스트-레이저 검사(post-laser test)의 순서로 구성된다. 그리고, 상기 검사 공정 중에서 상기 리페어 공정은 상기 불량 셀에 연결된 퓨즈를 레이저 빔을 사용하여 컷팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키는 공정이다. The inspection step is a step of determining whether the cells formed on the substrate have an electrically good state or a bad state. This is to reduce the effort and cost consumed in the assembly process by removing the cells having a bad state through the inspection process before performing the assembly process. In order to detect the cells having the defective state early, and to reproduce them through the repair. Specifically, a pre-laser test for selecting defective cells by inspecting the cells and generating the data, a repair process for repairing repairable cells based on the data, and repairing the repaired cells It consists of a sequence of post-laser tests to retest. In the inspection process, the repair process is a process of cutting a fuse connected to the defective cell using a laser beam and replacing the redundancy cell embedded in the chip.

도 1은 종래의 반도체 장치의 퓨즈와 퓨즈 정렬 키를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a fuse and a fuse alignment key of a conventional semiconductor device.

도 1을 참조하면, 기판(10)에 퓨즈(12)가 형성되어 있고, 상기 퓨즈(12)를 둘러싸는 퓨즈 박스의 가드링(24)이 형성되어 있다. 그리고, 스크라이브 라인 영역에는 리페어를 위하여 퓨즈(12)를 컷팅할 때 기판(10)의 정렬을 위한 정렬 키(26)가 형성되어 있다.Referring to FIG. 1, a fuse 12 is formed on a substrate 10, and a guard ring 24 of a fuse box surrounding the fuse 12 is formed. In the scribe line area, an alignment key 26 is formed to align the substrate 10 when cutting the fuse 12 for repair.

여기서, 상기 퓨즈 박스의 가드링(24)의 하부에는 비트 라인 콘택(14), 비트 라인(16), 메탈-1 콘택(18), 메탈-1 박막(20) 및 메탈-2 콘택(22)이 형성된다. 그러나, 상기 정렬 키(26)의 하부에는 별다른 구조물이 형성되어 있지 않다. 때문에, 상기 퓨즈 박스의 가드링(24)과 정렬 키(26) 사이에는 다소 큰 단차가 진다. 실제로, 상기 퓨즈 박스의 가드링(24)의 경우에는 기판(10) 표면으로부터 약 5.7㎛의 높이를 갖지만, 상기 정렬 키(26)의 경우에는 기판(10) 표면으로부터 약 5.0㎛의 높이를 갖는다.Here, a bit line contact 14, a bit line 16, a metal-1 contact 18, a metal-1 thin film 20, and a metal-2 contact 22 are disposed under the guard ring 24 of the fuse box. Is formed. However, no structure is formed under the alignment key 26. Therefore, there is a rather large step between the guard ring 24 and the alignment key 26 of the fuse box. In fact, the guard ring 24 of the fuse box has a height of about 5.7 μm from the surface of the substrate 10, but the alignment key 26 has a height of about 5.0 μm from the surface of the substrate 10. .

이와 같이, 상기 퓨즈 박스의 가드링과 정렬 키의 단차로 인하여 퓨즈의 컷팅을 위한 정렬이 용이하게 이루어지지 않는다. 때문에, 종래에는 퓨즈를 컷팅할 때 오류가 빈번하게 발생하는 문제점이 있다.As such, the alignment for cutting the fuse is not easily performed due to the step difference between the guard ring of the fuse box and the alignment key. Therefore, in the related art, an error frequently occurs when cutting a fuse.

본 발명의 목적은 퓨즈 박스의 가드링과의 단차가 거의 발생하지 않는 반도체 장치의 정렬 키를 제공하는데 있다.An object of the present invention is to provide an alignment key of a semiconductor device in which a step with a guard ring of a fuse box hardly occurs.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 퓨즈 정렬 키는,Fuse alignment key of the semiconductor device of the present invention for achieving the above object,

불량 셀의 리페어에 사용되는 퓨즈를 컷팅할 때 기판의 정렬을 위한 퓨즈 정렬 키에 있어서, 상기 정렬 키는 상기 퓨즈를 둘러싸는 퓨즈 박스의 가드링과 동일한 높이에 형성된다.In the fuse alignment key for alignment of a substrate when cutting a fuse used for repair of a defective cell, the alignment key is formed at the same height as the guard ring of the fuse box surrounding the fuse.

아울러, 상기 정렬 키는 메탈-2 박막으로 이루어지고, 그 하부에는 더미 패턴으로서 비트 라인과 메탈-1 박막이 순차적으로 형성되어 있는 것이 바람직하고, 스크라이브 라인 내에 형성되어 있는 것이 바람직하다.In addition, it is preferable that the alignment key is made of a metal-2 thin film, and a bit line and a metal-1 thin film are sequentially formed below the dummy key, and preferably formed in a scribe line.

이와 같이, 본 발명에 의하면 상기 정렬 키 하부에 비트 라인과 메탈-1 박막을 형성함으로서 상기 정렬 키를 상기 퓨즈 박스의 가드링과 동일한 높이에 마련할 수 있다. 때문에, 상기 정렬 키와 상기 퓨즈 박스의 가드링 사이에는 단차가 거의 발생하지 않는다. 따라서, 상기 퓨즈를 리페어하기 위하여 기판을 정렬할 때 오류가 거의 발생하지 않는다.As described above, according to the present invention, the alignment key may be provided at the same height as the guard ring of the fuse box by forming a bit line and a metal-1 thin film under the alignment key. Therefore, little step is generated between the alignment key and the guard ring of the fuse box. Therefore, little error occurs when aligning the substrate to repair the fuse.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈와 퓨즈 정렬 키를 나타내는 개략적인 단면도이다.2 is a schematic cross-sectional view illustrating a fuse and a fuse alignment key of a semiconductor device according to an embodiment of the present disclosure.

도 2를 참조하면, 기판(100)에 퓨즈(120)가 형성되어 있고, 상기 퓨즈(120)를 둘러싸는 퓨즈 박스의 가드링(240)이 형성되어 있다. 여기서, 상기 가드링(240)은 주로 상기 퓨즈(120)의 흡습 등을 방지하는 역할을 갖는다. 그리고, 스크라이브 라인 영역에는 리페어를 위하여 퓨즈(120)를 컷팅할 때 기판(100)의 정렬을 위한 정렬 키(260)가 형성되어 있다.2, a fuse 120 is formed on a substrate 100, and a guard ring 240 of a fuse box surrounding the fuse 120 is formed. Here, the guard ring 240 mainly serves to prevent moisture absorption of the fuse 120. In addition, an alignment key 260 is formed in the scribe line region for aligning the substrate 100 when cutting the fuse 120 for repair.

여기서, 상기 퓨즈 박스의 가드링(240)은 메탈-2 박막으로 이루어진다. 때문에, 상기 퓨즈 박스의 가드링(240) 하부에는 비트 라인 콘택(140), 비트 라인(160), 메탈-1 콘택(180), 메탈-1 박막(200) 및 메탈-2 콘택(220)이 형성된다. 그리고, 상기 정렬 키(260)는 상기 퓨즈 박스의 가드링(240)과 마찬가지로 메탈-2 박막으로 이루어진다. 아울러, 상기 정렬 키(260)의 하부에는 비트 라인(160)과 메탈-1 박막(200)이 형성된다. 이때, 상기 정렬 키(260)의 하부에 형성된 비트 라인(160)과 메탈-1 박막(200)은 상기 퓨즈 박스의 가드링(240)과 단차 조절을 위한 패턴으로서, 더미 패턴에 해당한다.Here, the guard ring 240 of the fuse box is made of a metal-2 thin film. Therefore, the bit line contact 140, the bit line 160, the metal-1 contact 180, the metal-1 thin film 200, and the metal-2 contact 220 are disposed under the guard ring 240 of the fuse box. Is formed. The alignment key 260 is made of a metal-2 thin film similar to the guard ring 240 of the fuse box. In addition, a bit line 160 and a metal-1 thin film 200 are formed below the alignment key 260. In this case, the bit line 160 and the metal-1 thin film 200 formed under the alignment key 260 are patterns for controlling the step difference with the guard ring 240 of the fuse box and correspond to a dummy pattern.

이와 같이, 상기 정렬 키(260)의 하부에 더미 패턴으로서 비트 라인(160)과 메탈-1 박막(200)을 형성함으로서 상기 정렬 키(260)는 상기 퓨즈 박스의 가드링(240)과의 단차가 거의 발생하지 않는다. 실제로, 상기 퓨즈 박스의 가드링(240)의 경우 기판(100) 표면으로부터 약 5.7㎛의 높이를 갖고, 상기 정렬 키(260)의 경우에도 기판(100) 표면으로부터 약 5.7㎛의 높이를 갖는다.As such, by forming the bit line 160 and the metal-1 thin film 200 as a dummy pattern under the alignment key 260, the alignment key 260 is stepped with the guard ring 240 of the fuse box. Rarely occurs. In fact, the guard ring 240 of the fuse box has a height of about 5.7 μm from the surface of the substrate 100, and the alignment key 260 has a height of about 5.7 μm from the surface of the substrate 100.

여기서, 상기 정렬 키(260) 하부의 비트 라인(160)과 메탈-1 박막(200)은 상기 퓨즈 박스의 비트 라인(160)과 메탈-1 박막(200)과 동일한 공정을 통하여 형성할 수 있다.The bit line 160 and the metal-1 thin film 200 under the alignment key 260 may be formed through the same process as the bit line 160 and the metal-1 thin film 200 of the fuse box. .

이와 같이, 본 발명에 의하면 정렬 키와 퓨즈 박스의 가드링의 높이를 동일하게 확보할 수 있다. 즉, 정렬 키와 퓨즈 박스의 가드링 사이의 단차를 거의 없앨 수 있다. 때문에, 퓨즈를 리페어하기 위하여 정렬 키를 사용하여 실시하는 기판의 정렬을 보다 정확하게 실시할 수 있다. 따라서, 퓨즈의 리페어에 대한 높은 수율을 확보할 수 있는 효과가 있다.Thus, according to this invention, the height of the guard ring of an alignment key and a fuse box can be ensured the same. That is, the step between the alignment key and the guard ring of the fuse box can be almost eliminated. Therefore, the substrate can be more accurately aligned using the alignment key to repair the fuse. Therefore, there is an effect that can ensure a high yield for the repair of the fuse.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

도 1은 종래의 반도체 장치의 퓨즈와 퓨즈 정렬 키를 나타내는 개략적인 단면도이다.1 is a schematic cross-sectional view showing a fuse and a fuse alignment key of a conventional semiconductor device.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 퓨즈와 퓨즈 정렬 키를 나타내는 개략적인 단면도이다.2 is a schematic cross-sectional view illustrating a fuse and a fuse alignment key of a semiconductor device according to an embodiment of the present disclosure.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 기판 120 : 퓨즈100: substrate 120: fuse

160 : 비트 라인 200 : 메탈-1 박막160: bit line 200: metal-1 thin film

240 : 가드링 260 : 정렬 키240: guard ring 260: alignment key

Claims (3)

불량 셀의 리페어에 사용되는 퓨즈를 컷팅할 때 기판의 정렬을 위한 퓨즈 정렬 키에 있어서,In the fuse alignment key for the alignment of the substrate when cutting the fuse used to repair the defective cell, 상기 정렬 키는 상기 퓨즈를 둘러싸는 퓨즈 박스의 가드링과 동일한 높이에 형성된 것을 특징으로 하는 반도체 장치의 퓨즈 정렬 키.And the alignment key is formed at the same height as the guard ring of the fuse box surrounding the fuse. 제1항에 있어서, 상기 정렬 키는 메탈-2 박막으로 이루어지고, 그 하부에는 더미 패턴으로서 비트 라인과 메탈-1 박막이 순차적으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 퓨즈 정렬 키.The fuse alignment key according to claim 1, wherein the alignment key is formed of a metal-2 thin film, and a bit line and a metal-1 thin film are sequentially formed in a lower portion thereof as a dummy pattern. 제1항에 있어서, 상기 정렬 키는 스크라이브 라인 내에 형성되어 있는 것을 특징으로 하는 반도체 장치의 퓨즈 정렬 키.The fuse alignment key of claim 1, wherein the alignment key is formed in a scribe line.
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