KR20050095433A - Method of forming a thin film in a semiconductor device - Google Patents
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Abstract
반도체 장치의 박막 형성 방법이 개시된다. 챔버의 내벽에 적어도 하나의 4족 원소를 포함하는 증착 방지막을 형성하고, 하부 구조물을 갖는 반도체 기판을 챔버 내에 로딩한 다음, 하부 구조물 상에 티타늄 질화막을 형성한다. 장벽층 또는 유전막으로서 티타늄 질화막을 형성하는 공정을 수행하기 전에, 챔버 내벽에 증착 방지막을 형성함으로써, 티타늄 질화막이 하부 구조물을 갖는 기판 상에 형성되는 동안 챔버의 내벽에 증착되는 티타늄 질화물의 낙하로 인한 반도체 장치의 불량을 방지할 수 있다. 또한, 챔버 내에 티타늄 질화물이 증착되는 것을 최대한 억제함으로써, 티타늄 질화막을 형성하는 공정에서 챔버의 클리닝 주기를 연장하여 반도체 제조 공정의 생산성을 향상시킬 수 있다.A method of forming a thin film of a semiconductor device is disclosed. A deposition preventing film including at least one Group 4 element is formed on an inner wall of the chamber, a semiconductor substrate having a lower structure is loaded into the chamber, and a titanium nitride film is formed on the lower structure. Prior to performing the process of forming a titanium nitride film as a barrier layer or dielectric film, a deposition prevention film is formed on the inner wall of the chamber, thereby causing the titanium nitride to be deposited on the inner wall of the chamber while the titanium nitride film is formed on the substrate having the underlying structure. The defect of the semiconductor device can be prevented. In addition, by suppressing the deposition of titanium nitride in the chamber as much as possible, it is possible to extend the cleaning cycle of the chamber in the process of forming the titanium nitride film to improve the productivity of the semiconductor manufacturing process.
Description
본 발명은 반도체 장치의 박막 형성 방법에 관한 것으로, 보다 상세하게는 티타늄 질화막의 증착 시 챔버 내벽에 티타늄 질화막이 증착되는 것을 최소화하여 반도체 장치의 불량을 방지하는 동시에 제조 공정의 생산성을 향상시킬 수 있는 반도체 장치의 박막 형성 방법에 관한 것이다.The present invention relates to a method for forming a thin film of a semiconductor device, and more particularly, to minimize the deposition of a titanium nitride film on the inner wall of the chamber during the deposition of the titanium nitride film to prevent defects of the semiconductor device and at the same time improve the productivity of the manufacturing process A method for forming a thin film of a semiconductor device.
최근 티타늄 질화막을 형성하는 공정의 생산성을 높이기 위해 배치 챔버(batch chamber) 증착 장치가 이용되고 있다. 이와 같이 배치 챔버를 사용하여 반도체 기판 상에 티타늄 질화막을 형성하는 증착 공정을 수행할 때, 증착 공정을 진행하는 챔버의 내벽을 일정 주기마다 세정해 주어야 한다. 일반적으로, 화학 기상 증착(chemical vapor deposition: CVD) 챔버에서 티타늄 질화막 증착 공정을 행하는 온도는 대략 약 450∼700℃ 정도이다. 챔버 내벽에 티타늄 질화물이 증착되지 않도록 하기 위해서는 챔버 내벽의 온도가 대략 약 150∼250℃이다. 그러나, 근래와 같이 특히 핫 웰 챔버를 사용하여 티타늄 질화막을 형성하는 경우에는 챔버의 내벽이 실질적으로 증착 온도와 동일하게 유지되기 때문에, 챔버 내벽에 티타늄 질화물이 증착됨을 피할 수 없게 된다. 이 때, 챔버의 내벽 상에 증착되는 티타늄 질화물의 두께가 두꺼워질수록 챔버를 세정하는 주기가 짧아질 뿐만 아니라, 세정된 챔버가 복귀된 직후에는 챔버 내의 분위기가 불안정한 상태로 되며, 이는 결국 반도체 제조 공정의 생산성을 저하시키는 요인이 된다. 또한, 챔버의 내벽에 증착된 티타늄 질화물에는 열적 스트레스가 크게 발생하기 때문에, 반도체 기판 상에 티타늄 질화막을 형성하는 동안 챔버의 내벽에 증착된 티타늄 질화물이 반도체 기판 상으로 낙하할 가능성이 매우 높아진다. 챔버의 내벽에 증착된 티타늄 질화물이 반도체 기판 상으로 떨어진 경우에는 필연적으로 반도체 장치의 불량이 야기된다.In recent years, a batch chamber deposition apparatus has been used to increase the productivity of the process of forming a titanium nitride film. As such, when performing a deposition process of forming a titanium nitride film on a semiconductor substrate using a batch chamber, the inner wall of the chamber in which the deposition process is performed should be cleaned at a predetermined cycle. Generally, the temperature at which the titanium nitride film deposition process is performed in a chemical vapor deposition (CVD) chamber is about 450 to 700 ° C. In order to prevent titanium nitride from being deposited on the inner wall of the chamber, the temperature of the inner wall of the chamber is approximately 150 to 250 ° C. However, in recent years, especially when forming a titanium nitride film using a hot well chamber, since the inner wall of the chamber remains substantially the same as the deposition temperature, the deposition of titanium nitride on the inner wall of the chamber cannot be avoided. At this time, the thicker the titanium nitride deposited on the inner wall of the chamber, the shorter the cycle of cleaning the chamber is, but also the atmosphere in the chamber becomes unstable immediately after the cleaned chamber is returned, which eventually leads to semiconductor fabrication. It becomes a factor which reduces the productivity of a process. In addition, since thermal stress is largely generated in the titanium nitride deposited on the inner wall of the chamber, the possibility of titanium nitride deposited on the inner wall of the chamber falling on the semiconductor substrate becomes very high while the titanium nitride film is formed on the semiconductor substrate. When titanium nitride deposited on the inner wall of the chamber falls on the semiconductor substrate, inevitably a failure of the semiconductor device is caused.
본 발명의 제1 목적은 챔버 내벽에 티타늄 질화막의 증착을 최소화하여 반도체 장치의 불량을 방지할 수 있는 반도체 장치의 박막 형성 방법을 제공하는 것이다.A first object of the present invention is to provide a method for forming a thin film of a semiconductor device which can prevent the defect of the semiconductor device by minimizing the deposition of a titanium nitride film on the inner wall of the chamber.
본 발명의 제2 목적은 챔버 내벽에 티타늄 질화막의 증착을 최소화하여 반도체 제조 공정의 생산성을 향상시킬 수 있는 반도체 장치의 박막 형성 방법을 제공하는 것이다.A second object of the present invention is to provide a method of forming a thin film of a semiconductor device which can improve the productivity of a semiconductor manufacturing process by minimizing the deposition of a titanium nitride film on the inner wall of the chamber.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따르면 반도체 장치의 박막 형성 방법에 있어서, 챔버의 내벽에 아몰퍼스 실리콘, 폴리 실리콘 또는 실리콘 게르마늄 등과 같은 적어도 하나의 4족 원소를 포함하는 증착 방지막을 형성한 후, 하부 구조물을 갖는 반도체 기판을 상기 챔버 내에 로딩한다. 이어서, 상기 하부 구조물 상에 티타늄 질화막을 형성한다. 바람직하게는, 상기 증착 방지막에 붕소, 인 또는 비소 등과 같은 적어도 하나의 3족 또는 5족 원소를 포함하는 불순물을 첨가한 다음, 급속 열처리 공정 등을 통하여 상기 불순물이 첨가된 증착 방지막을 활성화시킨다.In order to achieve the above object of the present invention, according to a preferred embodiment of the present invention, in the method for forming a thin film of a semiconductor device, at least one group 4 element, such as amorphous silicon, polysilicon or silicon germanium, is included on the inner wall of the chamber. After the deposition prevention film is formed, a semiconductor substrate having a lower structure is loaded into the chamber. Subsequently, a titanium nitride film is formed on the lower structure. Preferably, an impurity containing at least one Group III or Group 5 element such as boron, phosphorus, or arsenic is added to the deposition prevention layer, and then the deposition prevention layer to which the impurity is added is activated through a rapid heat treatment process.
본 발명에 따르면, 장벽층 또는 유전막으로서 티타늄 질화막을 형성하는 공정을 수행하기 전에, 챔버 내벽에 증착 방지막을 형성함으로써, 티타늄 질화막이 하부 구조물을 갖는 기판 상에 형성되는 동안 챔버의 내벽에 증착되는 티타늄 질화물의 낙하로 인한 반도체 장치의 불량을 방지할 수 있다. 또한, 챔버 내에 티타늄 질화물이 증착되는 것을 최대한 억제하여 티타늄 질화막을 형성하는 공정에서 챔버의 클리닝 주기를 연장할 수 있다. 이에 따라, 반도체 제조 공정의 생산성을 향상시킬 수 있다.According to the present invention, before performing the process of forming a titanium nitride film as a barrier layer or a dielectric film, by forming a deposition preventing film on the inner wall of the chamber, the titanium deposited on the inner wall of the chamber while the titanium nitride film is formed on a substrate having an underlying structure The defect of the semiconductor device due to the fall of the nitride can be prevented. In addition, the cleaning cycle of the chamber may be extended in the process of forming the titanium nitride film by maximally suppressing the deposition of titanium nitride in the chamber. Thereby, productivity of a semiconductor manufacturing process can be improved.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들에 따른 반도체 장치의 박막 형성 방법을 상세하게 설명하지만 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다. Hereinafter, a method of forming a thin film of a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited or limited to the following embodiments.
도 1은 본 발명에 따른 반도체 장치의 박막을 형성하기 위하여 사용되는 핫 웰 챔버(hot wall chamber)의 개략적인 단면도를 도시한 것이다.1 shows a schematic cross-sectional view of a hot wall chamber used to form a thin film of a semiconductor device according to the invention.
도 1을 참조하면, 챔버(60)의 내부에는 반도체 기판이 수납된 카세트(20)를 지지하는 지지대(10)가 설치된다. 지지대(10) 상에는 대략 25매 내지 50매 가량의 반도체 기판을 수납할 수 있는 카세트(20)가 배치된다. 또한, 챔버(60) 내부로 반도체 기판 상에 티타늄 질화막을 증착하기 위하여 소스 가스, 반응 가스 및 캐리어 가스 등을 유입할 수 있는 인젝터가(50)가 설치된다. 도시하지는 않았지만, 지지대(10) 내부 혹은 주변부에는 웨이퍼를 소정의 온도로 가열할 수 있는 히터가 배치된다.Referring to FIG. 1, a support 10 for supporting a cassette 20 in which a semiconductor substrate is accommodated is installed in the chamber 60. On the support 10, a cassette 20 capable of accommodating approximately 25 to 50 semiconductor substrates is disposed. In addition, an injector 50 capable of introducing a source gas, a reaction gas, a carrier gas, or the like is installed in the chamber 60 to deposit a titanium nitride film on a semiconductor substrate. Although not shown, a heater capable of heating the wafer to a predetermined temperature is disposed inside or around the support 10.
종래의 반도체 장치의 제조 방법에 따르면, 특히 티타늄 질화막의 증착 시에 챔버 내벽에 어떠한 처리도 하지 않은 상태에서 챔버 내에 반도체 기판을 로딩하여 티타늄 질화막 증착 공정을 진행한다. 이 때, 반도체 기판뿐만 아니라 챔버 내벽에도 티타늄 질화막이 증착되기 때문에, 수회의 티타늄 질화막 증착 공정을 진행할 경우에는 챔버 내벽에 증착된 티타늄 질화막이 반도체 기판 상으로 떨어져 반도체 장치의 불량을 초래하는 원인이 된다. 이러한 문제점을 해결하기 위하여, 소정의 회수 동안 티타늄 질화막 증착 공정을 진행한 후에는 반드시 클리닝(cleaning) 가스를 사용하여 챔버 내벽에 증착된 티타늄 질화막을 제거해 주어야만 한다. 그러나, 이러한 챔버의 클리닝 공정이 자주 반복될수록 결국 반도체 제조 공정의 수율을 저하시키게 된다. According to a conventional method for manufacturing a semiconductor device, a titanium nitride film deposition process is performed by loading a semiconductor substrate into a chamber, in particular, without any treatment on the inner wall of the chamber during deposition of the titanium nitride film. At this time, since the titanium nitride film is deposited not only on the semiconductor substrate but also on the inner wall of the chamber, when the titanium nitride film deposition process is performed several times, the titanium nitride film deposited on the inner wall of the chamber falls on the semiconductor substrate and causes a defect of the semiconductor device. . In order to solve this problem, after the titanium nitride film deposition process for a predetermined number of times, a cleaning gas must be used to remove the titanium nitride film deposited on the inner wall of the chamber. However, the more frequently the cleaning process of such a chamber is repeated, the lower the yield of the semiconductor manufacturing process.
본 발명에 따르면, 티타늄 질화막 증착 공정을 수행하기 전에 챔버(60) 내벽에 4족 원소를 포함하는 증착 방지막(40)을 프리 코팅(pre-coating)하여 반도체 기판 상에 티타늄 질화막을 증착하는 동안 챔버(60) 내벽에 티타늄 질화막이 증착되는 것을 최소화 한다. 여기서, 챔버 내벽에 프리 코팅되는 증착 방지막(40)은 3족 또는 5족의 불순물이 도핑된 적어도 하나의 4족 원소를 사용하여 형성한다. 예를 들면, 증착 방지막(40)은 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 또는 실리콘-게르마늄(Si-Ge)을 사용하여 화학 기상 증착(CVD) 공정으로 형성한다. 상기 3족 또는 5족의 불순물이 도핑된 증착 방지막(40)을 급속 열처리(RTP) 공정으로 열처리함으로써, 4족 원소를 포함하는 증착 방지막(40) 상에 티타늄 질화막이 증착되는 현상을 더욱 효과적으로 감소시킬 수 있다. 증착 방지막(40)은 챔버(60)의 내벽으로부터 약 10Å 내지 약 20Å 정도의 두께로 형성된다.According to the present invention, the chamber during the deposition of a titanium nitride film on a semiconductor substrate by pre-coating a deposition preventing film 40 containing a Group 4 element on the inner wall of the chamber 60 before performing the titanium nitride film deposition process. (60) Minimize the deposition of titanium nitride film on the inner wall. Here, the deposition preventing film 40 pre-coated on the inner wall of the chamber is formed using at least one Group 4 element doped with Group 3 or Group 5 impurities. For example, the anti-deposition film 40 is formed by chemical vapor deposition (CVD) using amorphous silicon, poly silicon, or silicon-germanium (Si-Ge). By heat-treating the deposition preventing film 40 doped with the Group 3 or Group 5 impurities by a rapid heat treatment (RTP) process, a phenomenon in which the titanium nitride film is deposited on the deposition preventing film 40 containing Group 4 elements is more effectively reduced. You can. The deposition preventing film 40 is formed to a thickness of about 10 kPa to about 20 kPa from the inner wall of the chamber 60.
도 2는 본 발명에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 흐름도를 도시한 것이다.2 is a flowchart illustrating a method of forming a thin film of a semiconductor device according to the present invention.
도 1 및 도 2를 참조하면, 하부 구조물을 갖는 반도체 기판을 챔버(60) 내로 로딩하기 전에 먼저 챔버(60) 내벽 상에 증착 방지막(40)을 약 10∼20Å 정도의 두께로 프리 코팅한다(S10). 여기서, 증착 방지막(40)은 전술한 바와 같이, 붕소(B), 인(P) 또는 비소(As) 등과 같은 3족 또는 5족의 불순물이 도핑된 아몰퍼스 실리콘, 폴리 실리콘, 또는 실리콘-게르마늄을 사용하여 화학 기상 증착 공정으로 형성한다. 이어서, 급속 열처리(RTP) 공정을 통하여 불순물이 도핑된 증착 방지막(40)을 활성화시켜, 증착 방지막(40) 상에 티타늄 질화막이 증착되는 현상을 효과적으로 방지한다. 실리콘을 사용하여 증착 방지막(40)을 형성할 경우, 챔버(60) 내에 실란(SiH4)을 포함하는 가스를 도입하여, 챔버(60) 내벽에 증착 방지막(40)으로 아몰퍼스 실리콘막을 약 10∼20Å 정도의 두께로 형성한다. 본 발명의 일 실시예에 있어서, 챔버(60) 내에 실란을 포함하는 가스를 도입하는 동안 3족 또는 5족의 불순물을 포함하는 가스를 함께 도입하여 상기 3족 또는 5족의 불순물을 아몰퍼스 실리콘막에 인 시튜(in-situ) 도핑시킨다. 본 발명의 다른 실시예에 따르면, 챔버(60) 내벽 상에 먼저 아몰퍼스 실리콘막을 형성한 다음, 이온 주입 공정으로 상기 3족 또는 5족의 불순물을 도핑한 다음, 급속 열처리 공정을 통하여 상기 불순물을 활성화시켜 증착 방지막(40)을 완성한다. 본 발명의 또 다른 실시예에 따르면, 챔버(60) 내벽 상에 아몰퍼스 실리콘막을 형성한 후, 상기 아몰퍼스 실리콘막을 열처리하여 폴리실리콘막으로 전환시킨다. 이어서, 상기 3족 또는 5족의 불순물을 상기 폴리실리콘막에 도핑한 다음, 급속 열처리 공정을 수행하여 증착 방지막(40)을 형성한다. 본 발명의 또 다른 실시예에 따르면, 실란을 포함하는 가스를 챔버(60) 내에 도입하는 동안 게르마늄을 포함하는 가스를 함께 도입하여 챔버(60) 내벽 상에 실리콘-게르마늄막을 형성한다. 다음에, 상기 실리콘-게르마늄막에 상기 3족 또는 5족의 불순물을 도핑하고 열처리하여 증착 방지막(40)을 완성한다.1 and 2, before the semiconductor substrate having the lower structure is loaded into the chamber 60, first, the anti-deposition film 40 is precoated on the inner wall of the chamber 60 to a thickness of about 10 to about 20 μs ( S10). As described above, the deposition preventing film 40 may be formed of amorphous silicon, polysilicon, or silicon-germanium doped with impurities of Group 3 or 5, such as boron (B), phosphorus (P), or arsenic (As). Using a chemical vapor deposition process. Subsequently, an impurity doped deposition prevention film 40 is activated through a rapid heat treatment (RTP) process, thereby effectively preventing a titanium nitride film from being deposited on the deposition prevention film 40. When the deposition prevention film 40 is formed using silicon, a gas containing silane (SiH 4 ) is introduced into the chamber 60, and the amorphous silicon film is about 10 to about 10 to the inner wall of the chamber 60 as the deposition prevention film 40. It is formed to a thickness of about 20Å. In one embodiment of the present invention, while introducing a gas containing silane into the chamber 60, a gas containing a group 3 or 5 impurities are introduced together to form an amorphous silicon film Doped in-situ. According to another embodiment of the present invention, an amorphous silicon film is first formed on the inner wall of the chamber 60, and then the dopants of the Group 3 or Group 5 are doped by an ion implantation process, and then the impurities are activated through a rapid heat treatment process. To complete the deposition preventing film 40. According to another embodiment of the present invention, after forming an amorphous silicon film on the inner wall of the chamber 60, the amorphous silicon film is heat-treated to convert to a polysilicon film. Subsequently, the polysilicon layer is doped with the impurity of Group 3 or Group 5, and then a rapid heat treatment process is performed to form the deposition preventing film 40. According to another embodiment of the present invention, while introducing the gas containing silane into the chamber 60, the gas containing germanium is introduced together to form a silicon-germanium film on the inner wall of the chamber 60. Next, the silicon-germanium film is doped with an impurity of Group 3 or Group 5 and heat treated to complete the deposition preventing film 40.
도 3은 염화 티타늄을 포함하는 가스 및 암모니아를 포함하는 가스를 사용하여 질화 티타늄막을 형성하는 공정에서 온도에 따른 생성물을 나타낸 그래프이다. 3 is a graph showing a product with temperature in a process of forming a titanium nitride film using a gas containing titanium chloride and a gas containing ammonia.
챔버(60) 내벽 상에 증착 방지막(40)을 형성하는 동안, 챔버(60) 내부의 온도는 챔버 내벽(60) 상에 증착 방지막(40)이 충분히 증착될 수 있는 온도로 설정되어야 한다. 이 경우, 증착 방지막(40)의 증착 온도는 후속하여 형성되는 티타늄 질화물의 증착 온도와의 차이를 최소화함으로써, 증착 방지막(40)과 티타늄 질화막 사이에 발생되는 열적 스트레스(thermal stress)를 최대한 감소시킬 수 있다. 즉, 도 3에 도시한 바와 같이, 반도체 기판 상에 티타늄 질화막을 적절하게 증착할 수 있는 온도는 약 450∼750℃ 정도이다. 바람직하게는, 약 550∼650℃ 정도에서 염화 티타늄을 포함하는 가스와 암모니아를 포함하는 가스를 반응시켜 티타늄 질화막을 형성할 경우, 티타늄 질화막이 보다 안정적으로 반도체 기판 상에 형성된다. 약 250∼450℃ 정도의 온도 범위에서 염화 티타늄을 포함하는 가스와 암모니아를 포함하는 가스를 반응시킬 경우에는 TiNxCly와 같은 불순물이 발생하기 때문에 반도체 기판 상에 원하는 티타늄 질화막이 형성되지 않게 된다. 또한, 약 250℃ 이하의 저온에서는 염화 티타늄을 포함하는 가스와 암모니아를 포함하는 가스의 반응이 제대로 진행되지 못하여 반도체 기판 상에 티타늄 질화막이 거의 형성되지 않는다. 본 발명에서는, 이러한 티타늄 질화막이 형성되는 적정 온도 범위를 고려하여 챔버(60 내벽 상에 증착 방지막(40)을 약 450∼750℃, 바람직하게는, 약 550∼650℃ 정도의 온도에서 형성함으로써, 증착 방지막(40)과 얇은 티타늄 질화막과의 열적 스트레스의 발생을 최소화한다.While the deposition prevention film 40 is formed on the inner wall of the chamber 60, the temperature inside the chamber 60 should be set to a temperature at which the deposition prevention film 40 can be sufficiently deposited on the chamber inner wall 60. In this case, the deposition temperature of the deposition preventing film 40 is minimized from the deposition temperature of the titanium nitride subsequently formed, thereby reducing the thermal stress generated between the deposition preventing film 40 and the titanium nitride film as much as possible. Can be. That is, as shown in FIG. 3, the temperature at which the titanium nitride film can be appropriately deposited on the semiconductor substrate is about 450 to 750 ° C. Preferably, when the titanium nitride film is formed by reacting a gas containing titanium chloride and a gas containing ammonia at about 550 to 650 ° C., the titanium nitride film is more stably formed on the semiconductor substrate. When a gas containing titanium chloride and a gas containing ammonia are reacted in a temperature range of about 250 to 450 ° C., impurities such as TiNxCly are generated, so that a desired titanium nitride film is not formed on the semiconductor substrate. In addition, at a low temperature of about 250 ° C. or less, the reaction between the gas containing titanium chloride and the gas containing ammonia does not proceed properly, so that a titanium nitride film is hardly formed on the semiconductor substrate. In the present invention, the deposition preventing film 40 is formed at a temperature of about 450 to 750 ° C, preferably about 550 to 650 ° C on the inner wall of the chamber 60 in consideration of an appropriate temperature range in which the titanium nitride film is formed. The occurrence of thermal stress between the deposition preventing film 40 and the thin titanium nitride film is minimized.
상술한 바와 같이, 챔버(60) 내벽 상에 티타늄 질화막이 형성된 하부 구조물을 포함하는 반도체 기판을 챔버(60) 내에 로딩한다(S20). 여기서, 상기 하부 구조물은 반도체 기판에 형성된 콘택 영역, 게이트 구조물, 층간 절연막, 비트라인 구조물 또는 캐패시터 등을 포함할 수 있다.As described above, the semiconductor substrate including the lower structure having the titanium nitride film formed on the inner wall of the chamber 60 is loaded into the chamber 60 (S20). The lower structure may include a contact region, a gate structure, an interlayer insulating layer, a bit line structure, or a capacitor formed on the semiconductor substrate.
상기 반도체 기판을 챔버(60) 내의 지지대(10) 상에 위치시킨 후, 염화 티타늄(TiCl4)을 포함하는 가스 및 암모니아(NH3)를 포함하는 가스를 인젝터(50)를 통하여 지지대(10) 상에 위치하는 반도체 기판에 공급한다(S30).After placing the semiconductor substrate on the support 10 in the chamber 60, a gas containing titanium chloride (TiCl 4 ) and a gas containing ammonia (NH 3 ) are supported through the injector 50. It is supplied to the semiconductor substrate located on (S30).
상기 염화 티타늄을 포함하는 가스 및 암모니아를 포함하는 가스의 반응에 의하여 반도체 기판 상에는 티타늄 질화막이 형성된다(S40). 이 경우, 챔버(60) 내벽 상에 위치하는 증착 방지막(40) 상에도 얇은 두께로 티타늄 질화막이 형성된다. 그러나, 챔버(60) 내벽에는 이미 증착 방지막(40)이 형성되어 있기 때문에 반도체 기판 상에 증착되는 티타늄 질화막의 두께에 비하여 증착 방지막(40)에는 현저하게 얇은 두께로 티타늄 질화막이 형성된다. 이를 보다 상세하게 설명하면 다음과 같다.A titanium nitride film is formed on the semiconductor substrate by the reaction of the gas containing titanium chloride and the gas containing ammonia (S40). In this case, a titanium nitride film is formed to a thin thickness on the deposition preventing film 40 located on the inner wall of the chamber 60. However, since the deposition preventing film 40 is already formed on the inner wall of the chamber 60, the titanium nitride film is formed to be significantly thinner in the deposition preventing film 40 than the thickness of the titanium nitride film deposited on the semiconductor substrate. This will be described in more detail as follows.
도 4 및 도 5는 본 발명에 따라 베어 웨이퍼 상에 티타늄 질화막을 형성한 상태를 설명하기 위한 전자 현미경 사진들이다. 도 4는 실리콘 베어 웨이퍼 상에 티타늄 질화막을 형성한 상태를 나타내는 전자 현미경 사진이며, 도 5는 베어 웨이퍼 상에 증착 방지막을 형성한 후, 증착 방지막 상에 티타늄 질화막을 형성한 상태를 나타내는 전자 현미경 사진이다. 4 and 5 are electron micrographs for explaining a state in which a titanium nitride film is formed on a bare wafer according to the present invention. 4 is an electron micrograph showing a state where a titanium nitride film is formed on a silicon bare wafer, and FIG. 5 is an electron micrograph showing a state where a titanium nitride film is formed on a deposition prevention film after forming a deposition prevention film on a bare wafer. to be.
도 4 및 도 5를 참조하면, 염화 티타늄을 포함하는 가스 및 암모니아를 포함하는 가스를 사용하여 실리콘 베어 웨이퍼 상에 약 248Å 정도의 두께로 티타늄 질화막이 형성되는 동안, 동일한 조건하에서 그 상부에 증착 방지막이 형성된 베어 웨이퍼 상에는 약 217Å 정도의 두께로 티타늄 질화막이 형성되었음을 확인할 수 있다. 즉, 본 발명에 따른 증착 방지막 상에 형성되는 티타늄 질화막의 두께는 실리콘 웨이퍼 상에 형성되는 티타늄 질화막에 비하여 약 13% 정도 감소된다. 따라서, 본 발명에 따른 증착 방지막은 그 상부에 형성되는 티타늄 질화막의 성장을 억제함을 확인할 수 있다.4 and 5, while the titanium nitride film is formed on the silicon bare wafer to a thickness of about 248 kV using a gas containing titanium chloride and a gas containing ammonia, an anti-deposition film thereon under the same conditions. It can be confirmed that a titanium nitride film was formed on the formed bare wafer with a thickness of about 217 Å. That is, the thickness of the titanium nitride film formed on the deposition preventing film according to the present invention is reduced by about 13% compared to the titanium nitride film formed on the silicon wafer. Therefore, it can be seen that the deposition preventing film according to the present invention suppresses the growth of the titanium nitride film formed thereon.
도 6 및 도 7은 소정의 하부 구조물이 형성된 반도체 기판 상에 티타늄 질화막을 형성한 상태를 설명하기 위한 전자 현미경 사진들이다. 도 6은 증착 방지막 없이 하부 구조물만이 형성된 반도체 기판 상에 티타늄 질화막을 형성한 상태를 나타내는 전자 현미경 사진이며, 도 7은 증착 방지막을 갖는 하부 구조물이 형성된 반도체 기판 상에 티타늄 질화막을 형성한 상태를 나타내는 전자 현미경 사진이다. 도 6 및 도 7에 있어서, 하부 구조물은 예를 들면, 캐패시터의 스토리지 전극에 해당된다.6 and 7 are electron micrographs for explaining a state in which a titanium nitride film is formed on a semiconductor substrate on which a predetermined lower structure is formed. FIG. 6 is an electron micrograph showing a state in which a titanium nitride film is formed on a semiconductor substrate on which only a lower structure is formed without a deposition prevention film, and FIG. 7 illustrates a state in which a titanium nitride film is formed on a semiconductor substrate on which a lower structure having a deposition prevention film is formed. It is an electron micrograph showing. 6 and 7, the lower structure corresponds to, for example, the storage electrode of the capacitor.
도 6 및 도 7을 참조하면, 증착 방지막 없이 하부 구조물만이 형성된 반도체 기판 상에 약 428Å 정도의 두께로 티타늄 질화막이 증착되는 동안, 동일한 조건하에서, 증착 방지막이 형성된 하부 구조물을 갖는 반도체 기판 상에는 약 217Å 정도의 두께로 티타늄 질화막이 형성됨을 확인할 수 있다. 즉, 증착 방지막을 갖는 하부 구조물 상에 형성되는 질화 티타늄막의 두께가 증착 방지막을 갖지 않는 하부 구조물 상에 형성되는 질화 티타늄막의 두께에 비하여 약 50% 정도 감소하게 된다. 따라서, 본 발명에 따른 증착 방지막은 질화 티타늄막의 형성을 현저하게 억제시킴을 알 수 있다. 6 and 7, while the titanium nitride film was deposited to a thickness of about 428 상 에 on the semiconductor substrate on which only the lower structure was formed without the deposition preventing film, under the same conditions, the semiconductor substrate having the lower structure on which the deposition preventing film was formed was formed. It can be seen that the titanium nitride film is formed to a thickness of about 217Å. That is, the thickness of the titanium nitride film formed on the lower structure having the deposition preventing film is reduced by about 50% compared to the thickness of the titanium nitride film formed on the lower structure not having the deposition preventing film. Therefore, it can be seen that the deposition preventing film according to the present invention significantly suppresses the formation of the titanium nitride film.
본 발명에 있어서, 실리콘을 포함하는 베어 웨이퍼나 하부 구조물 상에 질화 티타늄막이 형성되는 과정과 증착 방지막이 형성된 웨이퍼나 하부 구조물 상에 질화 티타늄막이 형성되는 과정은 다음 반응식 1 및 2를 따른다. In the present invention, a process of forming a titanium nitride film on a bare wafer or a lower structure including silicon and a process of forming a titanium nitride film on a wafer or a lower structure on which a deposition prevention film is formed follow the following schemes (1) and (2).
상기 반응식 1 및 2에서 Si(s)는 실리콘을 함유하는 베어 웨이퍼 또는 하부 구조물을 의미하며, P(s)는 불순물로서 인이 첨가된 증착 방지막이 형성된 웨이퍼 또는 하부 구조물을 의미한다. 상기 반응식 1은 불순물을 주입하지 않은 실리콘 상에 티타늄 질화물막이 형성되는 반응을 나타내며, 상기 반응식 2는 불순물로서 인을 주입하고 급속 열처리 과정을 거친 증착 방지막 상에 티타늄 질화물이 형성되는 반응을 나타낸다. 상기 반응식 1 및 2로부터 챔버 내에 동일한 양의 티타늄 염화물 가스와 암모니아 가스가 도입된 경우 티타늄 질화물의 생성이 이론상으로 약 66% 감소되는 것을 기대할 수 있다. In Schemes 1 and 2, Si (s) refers to a bare wafer or a lower structure containing silicon, and P (s) refers to a wafer or a lower structure on which a deposition prevention film to which phosphorus is added is formed. Scheme 1 represents a reaction in which a titanium nitride film is formed on silicon which is not implanted with impurities, and Scheme 2 represents a reaction in which titanium nitride is formed on a deposition preventing film which is implanted with phosphorus as an impurity and subjected to a rapid heat treatment. It can be expected that the production of titanium nitride is theoretically reduced by about 66% when the same amount of titanium chloride gas and ammonia gas are introduced into the chamber from Schemes 1 and 2 above.
한편, 실리콘 질화막을 구비하는 웨이퍼 또는 하부 구조물 상에 질화 티타늄막이 형성되는 과정은 다음 반응식 3을 따른다. On the other hand, the process of forming a titanium nitride film on the wafer or a lower structure having a silicon nitride film is according to the following scheme 3.
상기 반응식 3을 상기 반응식 1과 비교해 보면, 염화 티타늄을 포함하는 가스와 암모니아를 포함하는 가스의 반응을 통하여 실리콘 질화막 상에 티타늄 질화막이 형성되는 경우, 티타늄 질화물의 생성이 이론상으로 약 32% 정도 감소되는 것을 기대할 수 있다. Comparing Scheme 3 with Scheme 1, when a titanium nitride film is formed on a silicon nitride film through the reaction of a gas containing titanium chloride and a gas containing ammonia, the production of titanium nitride is theoretically reduced by about 32%. You can expect to be.
다시 도 1 및 도 2를 참조하면, 상기 반도체 기판 상에 소정의 두께로 티타늄 질화막을 형성한 다음, 상기 반도체 기판을 챔버(60)로부터 언로딩한다(S50). 상기 반도체 기판 상에 질화 티타늄막이 형성되는 동안 전술한 바와 같이 챔버(60) 내벽 상에 위치하는 증착 방지막(40) 상에도 현저하게 감소된 두께의 질화 티타늄막이 형성된다.Referring back to FIGS. 1 and 2, after forming a titanium nitride film having a predetermined thickness on the semiconductor substrate, the semiconductor substrate is unloaded from the chamber 60 (S50). While the titanium nitride film is formed on the semiconductor substrate, a titanium nitride film having a significantly reduced thickness is formed on the deposition preventing film 40 positioned on the inner wall of the chamber 60 as described above.
이어서, 질화 티타늄막을 형성하기 위하여 다른 반도체 기판들이 수납된 캐리어(20)를 챔버(60) 내에 로딩하기 전에 그 상부에 얇은 질화 티타늄막이 형성된 증착 방지막(40) 상에 상술한 공정에 따라 다시 동일한 증착 방지막을 형성한다. 계속하여, 반도체 기판 상에 질화 티타늄막을 형성한 다음, 질화 티타늄막이 형성된 반도체 기판을 챔버(60)로부터 언로딩시킨다. 챔버(60) 내벽 상에 복수 개의 증착 방지막 및 질화 티타늄막이 소정의 두께까지 교대로 형성되는 이러한 과정을 반복적으로 수행한 다음, 챔버(60)를 세정한다(S60). 즉, 미리 정한 소정 매수의 반도체 기판들, 예를 들어 약 1000매 정도의 반도체 기판에 대하여 질화 티타늄막을 형성하는 공정을 완료하였으면, 챔버(60) 내부를 세정하여 챔버(60) 내벽에 부착된 증착 방지막들 및 질화물 티타늄막들을 제거한다. 이 때, 챔버(60) 내벽 상에 형성된 증착 방지막들(40) 및 증착 방지막들(40) 상에 형성된 티타늄 질화막들을 함께 세정하기 위하여 염화 불화물을 포함하는 가스(ClxFy) 또는 염소 가스(Cl2) 등을 사용한다. 본 발명에 따르면, 챔버(60)를 세정하는 클리닝 공정의 주기를 종래의 경우에 비하여 약 2배 내지 약 5 배정도 길게 가져갈 수 있으므로, 반도체 제조 공정의 수율을 크게 향상 시킬 수 있다. 즉, 질화 티타늄막을 반도체 기판에 증착하는 공정을 수행하기 전 및 질화 티타늄막의 증착 공정 사이에 챔버(60) 내벽에 증착 방지막(40)을 코팅함으로써, 반도체 장치의 불량을 방지하는 동시에 반도체 제조 공정의 수율을 향상시킬 수 있다.Subsequently, the same deposition was again performed on the deposition preventing film 40 having a thin titanium nitride film formed thereon before loading the carrier 20 containing other semiconductor substrates into the chamber 60 to form the titanium nitride film. A prevention film is formed. Subsequently, a titanium nitride film is formed on the semiconductor substrate, and then the semiconductor substrate on which the titanium nitride film is formed is unloaded from the chamber 60. After repeatedly performing such a process in which a plurality of deposition preventing films and titanium nitride films are alternately formed to a predetermined thickness on the inner wall of the chamber 60, the chamber 60 is cleaned (S60). That is, when the process of forming a titanium nitride film is completed on a predetermined number of predetermined semiconductor substrates, for example, about 1000 semiconductor substrates, the inside of the chamber 60 is cleaned and deposited on the inner wall of the chamber 60. Preventive films and titanium nitride films are removed. At this time, in order to clean the deposition preventing films 40 formed on the inner wall of the chamber 60 and the titanium nitride films formed on the deposition preventing films 40, a gas containing chloride fluoride (Cl x F y ) or a chlorine gas ( Cl 2 ) and the like. According to the present invention, since the cycle of the cleaning process for cleaning the chamber 60 can be taken about 2 times to about 5 times longer than in the conventional case, the yield of the semiconductor manufacturing process can be greatly improved. That is, by coating the deposition preventing film 40 on the inner wall of the chamber 60 before the process of depositing the titanium nitride film on the semiconductor substrate and between the deposition process of the titanium nitride film, the defect of the semiconductor device is prevented and the Yield can be improved.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 단면도들이다.8 to 10 are cross-sectional views illustrating a method of forming a thin film of a semiconductor device according to an embodiment of the present invention.
도 8은 반도체 기판 상에 콘택 영역과 층간 절연막 및 콘택홀을 형성하는 단계들을 설명하기 위한 단면도이다. 8 is a cross-sectional view for describing steps of forming a contact region, an interlayer insulating layer, and a contact hole on a semiconductor substrate.
도 8을 참조하면, 반도체 기판(100)의 소정 영역에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행하여 콘택 영역(110)을 형성한다. Referring to FIG. 8, an impurity is implanted into a predetermined region of the semiconductor substrate 100 by an ion implantation process and then a heat treatment process is performed to form the contact region 110.
콘택 영역(110)을 덮으면서 반도체 기판(100) 상에 산화물로 이루어진 층간 절연막(120)을 형성한다. 층간 절연막(120)은 SOG(spin on glass), PE-TEOS(plasma enhanced chemical vapor deposition-tetraethylorthosilicate), HDP-CVD 산화물(high density plasma-chemical vapor deposition oxide), BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass) 또는 USG(undoped silicate glass)등을 사용하여 형성할 수 있다. An interlayer insulating layer 120 made of an oxide is formed on the semiconductor substrate 100 while covering the contact region 110. The interlayer insulating layer 120 may include spin on glass (SOG), plasma enhanced chemical vapor deposition-tetraethylorthosilicate (PE-TEOS), high density plasma-chemical vapor deposition oxide (HDP-CVD), boro-phosphor silicate glass (BPSG), It may be formed using PSG (phosphor silicate glass) or USG (undoped silicate glass).
화학 기계적 연마(chemical mechanical polishing: CMP)공정, 에치 백(etch-back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 층간 절연막(120)을 평탄화한다. The interlayer insulating layer 120 is planarized by using a chemical mechanical polishing (CMP) process, an etch-back process, or a combination of chemical mechanical polishing and etch back.
상기 평탄화된 층간 절연막(120) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 층간 절연막(120)을 이방성 식각함으로써, 층간 절연막(120)에 콘택 영역(110)을 노출시키는 콘택홀(130)을 형성한다. 상기 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한다.After forming a photoresist pattern (not shown) on the planarized interlayer insulating layer 120, the anisotropic etching of the interlayer insulating layer 120 using the photoresist pattern as an etching mask, thereby contacting the interlayer insulating layer 120 The contact hole 130 exposing the region 110 is formed. The photoresist pattern is removed through an ashing and strip process.
도 9는 콘택홀이 형성된 반도체 기판 상에 장벽층 및 도전막을 형성하는 단계들을 설명하기 위한 단면도이다.9 is a cross-sectional view for describing steps of forming a barrier layer and a conductive film on a semiconductor substrate on which contact holes are formed.
도 9를 참조하면, 콘택홀(130)을 갖는 층간 절연막(120)이 형성된 반도체 기판(100)을 도 1에 도시한 바와 같은 핫 웰 챔버 내에 로딩시킨다. 이 경우, 챔버의 내벽 상에는 티타늄 질화막의 형성을 억제하기 위한 증착 방지막이 마련된다.Referring to FIG. 9, a semiconductor substrate 100 having an interlayer insulating layer 120 having a contact hole 130 is loaded into a hot well chamber as shown in FIG. 1. In this case, a deposition preventing film for suppressing the formation of the titanium nitride film is provided on the inner wall of the chamber.
상기 챔버 내로 염화 티타늄을 포함하는 가스 및 암모니아를 포함하는 가스를 도입하여, 노출된 콘택 영역(110), 콘택홀(130)의 측벽 및 층간 절연막(120) 상에 장벽층(140)을 형성한다. 여기서, 장벽층(140)은 티타늄 질화물로 이루어진다. 장벽층(140)은 후속하여 형성되는 콘택(170)에 포함된 금속이 층간 절연막(120) 내로 확산되는 것을 방지한다.A barrier layer 140 is formed on the exposed contact region 110, the sidewalls of the contact hole 130, and the interlayer insulating layer 120 by introducing a gas including titanium chloride and a gas including ammonia into the chamber. . Here, the barrier layer 140 is made of titanium nitride. The barrier layer 140 prevents the metal included in the subsequently formed contact 170 from diffusing into the interlayer insulating layer 120.
장벽층(140) 상에는 도전막(150)이 형성된다. 도전막(150)은 불순물로 도핑된 폴리실리콘 또는 알루미늄, 텅스텐 내지 구리 등과 같은 금속을 사용하여 형성한다. The conductive layer 150 is formed on the barrier layer 140. The conductive film 150 is formed using polysilicon doped with impurities or a metal such as aluminum, tungsten or copper.
도 10은 장벽층 패턴 및 콘택을 형성하는 단계를 설명하기 위한 단면도이다.10 is a cross-sectional view for explaining a step of forming a barrier layer pattern and a contact.
도 10을 참조하면, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 층간 절연막(120)이 노출될 때까지 장벽층(140) 및 도전막(150)을 부분적으로 식각한다. 이에 따라, 콘택홀(130)을 매립하는 콘택 (170) 및 장벽층 패턴(160)이 형성된다. 즉, 장벽층 패턴(160)은 콘택 영역(110) 및 콘택홀(130)의 측벽 상에 형성되며, 콘택(170)은 콘택홀(130)을 채우면서 장벽층 패턴(160) 상에 형성된다.Referring to FIG. 10, the barrier layer 140 and the conductive layer may be exposed until the interlayer insulating layer 120 is exposed using a chemical mechanical polishing (CMP) process, an etch back process, or a combination of chemical mechanical polishing and etch back. Partially etch 150). Accordingly, the contact 170 and the barrier layer pattern 160 filling the contact hole 130 are formed. That is, the barrier layer pattern 160 is formed on the sidewalls of the contact region 110 and the contact hole 130, and the contact 170 is formed on the barrier layer pattern 160 while filling the contact hole 130. .
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 단면도들이다.11 to 15 are cross-sectional views illustrating a method of forming a thin film of a semiconductor device according to another embodiment of the present invention.
도 11은 반도체 기판 상에 콘택 영역, 층간 절연막 및 도전성 패드를 형성하는 단계들을 설명하기 위한 단면도이다.11 is a cross-sectional view for describing steps of forming a contact region, an interlayer insulating layer, and a conductive pad on a semiconductor substrate.
도 11을 참조하면, 반도체 기판(200)에 이온 주입공정으로 불순물을 주입한 후, 열처리 공정을 통하여 콘택 영역(210)을 형성한다. Referring to FIG. 11, an impurity is implanted into the semiconductor substrate 200 by an ion implantation process, and then a contact region 210 is formed through a heat treatment process.
콘택 영역(210)을 덮으면서 반도체 기판(200) 상에 산화물로 이루어진 층간 절연막(220)을 형성한다. 층간 절연막(220)은 SOG, PE-TEOS, HDP-CVD 산화물, BPSG, PSG 또는 USG 등을 사용하여 형성한다. An interlayer insulating layer 220 made of an oxide is formed on the semiconductor substrate 200 while covering the contact region 210. The interlayer insulating film 220 is formed using SOG, PE-TEOS, HDP-CVD oxide, BPSG, PSG, or USG.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 층간 절연막(220)을 평탄화한다. The interlayer insulating film 220 is planarized using a chemical mechanical polishing (CMP) process, an etch back process, or a process combining a chemical mechanical polishing and an etch back.
평탄화된 층간 절연막(220) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 층간 절연막(220)을 이방성 식각함으로써, 층간 절연막(220)에 콘택 영역(210)을 노출시키는 콘택홀(도시되지 않음)을 형성한다. After forming a photoresist pattern (not shown) on the planarized interlayer insulating film 220, the anisotropic etching of the interlayer insulating film 220 using the photoresist pattern as an etching mask, thereby contacting the interlayer insulating film 220 A contact hole (not shown) exposing 210 is formed.
상기 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 후, 층간 절연막(220) 상에 상기 콘택홀을 채우면서 도전막을 형성한다. 여기서, 상기 도전막은 불순물로 도핑된 폴리실리콘, 또는 알루미늄, 텅스텐 내지 구리 등과 같은 금속을 사용하여 형성한다. After removing the photoresist pattern through an ashing and stripping process, a conductive layer is formed on the interlayer insulating layer 220 while filling the contact hole. Here, the conductive film is formed using polysilicon doped with an impurity or a metal such as aluminum, tungsten or copper.
층간 절연막(220)이 노출될 때까지 상기 도전막을 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 평탄화된 층간 절연막(220)이 노출될 때까지 식각한다. 따라서, 상기 콘택홀을 매립하는 도전성 패드(230)가 형성된다. 도전성 패드(230)는 후속하여 형성되는 스토리지 전극(270)과 콘택 영역(210)을 전기적으로 연결한다. 즉, 스토리지 전극(270)은 도전성 패드(230)를 통하여 콘택 영역(210)에 전기적으로 연결된다. The conductive layer is etched until the planarized interlayer insulating layer 220 is exposed using a chemical mechanical polishing process, an etch back process, or a combination of chemical mechanical polishing and etch back until the interlayer insulating layer 220 is exposed. Accordingly, the conductive pad 230 filling the contact hole is formed. The conductive pad 230 electrically connects the subsequently formed storage electrode 270 and the contact region 210. That is, the storage electrode 270 is electrically connected to the contact region 210 through the conductive pad 230.
도 12는 층간 절연막 및 도전성 패드 상에 식각 저지막 및 몰드막을 형성하는 단계들을 설명하기 위한 단면도이다.12 is a cross-sectional view for describing the steps of forming an etch stop layer and a mold layer on the interlayer insulating layer and the conductive pad.
도 12를 참조하면, 도전성 패드(230) 및 층간 절연막(220) 상에 식각 저지막(240)을 형성한다. 식각 저지막(240)은 산화물로 구성된 층간 절연막(220) 및 몰드막(250)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(240)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. Referring to FIG. 12, an etch stop layer 240 is formed on the conductive pad 230 and the interlayer insulating layer 220. The etch stop layer 240 is formed using a material having an etch selectivity with respect to the interlayer insulating layer 220 and the mold layer 250 made of oxide. For example, the etch stop layer 240 is formed using a nitride such as silicon nitride.
식각 저지막(240) 상에 스토리지 전극(270)을 형성하기 위한 몰드막(250)을 형성한다. 여기서, 몰드막(260)은 PE-TEOS, HDP-CVD 산화물, PSG, 또는 BPSG 중에서 층간 절연막(220)에 대하여 상이한 식각 선택비를 갖는 산화물을 사용하여 형성한다. 즉, 층간 절연막(220)과 몰드막(250)은 서로 상이한 산화물로 이루어진다.A mold layer 250 for forming the storage electrode 270 is formed on the etch stop layer 240. Here, the mold layer 260 is formed using an oxide having a different etching selectivity with respect to the interlayer insulating layer 220 among PE-TEOS, HDP-CVD oxide, PSG, or BPSG. That is, the interlayer insulating film 220 and the mold film 250 are made of different oxides.
도 13은 스토리지 전극을 위한 도전막을 형성하는 단계를 설명하기 위한 단면도이다. 13 is a cross-sectional view for describing a step of forming a conductive film for a storage electrode.
도 13을 참조하면, 몰드막(250)상에 마스크층(도시되지 않음)을 형성하고, 상기 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. Referring to FIG. 13, a mask layer (not shown) is formed on the mold layer 250, and a photoresist pattern (not shown) is formed on the mask layer.
상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층을 식각하여 몰드막(250) 상에 스토리지 전극을 위한 스토리지 노드 마스크(도시되지 않음)가 형성된다. The mask layer is etched using the photoresist pattern as an etch mask to form a storage node mask (not shown) for the storage electrode on the mold layer 250.
상기 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 다음, 스토리지 노드 마스크를 식각 마스크로 이용하여 몰드막(250) 및 식각 저지막(240)을 순차적으로 식각하여 도전성 패드(230)를 노출시키는 스토리지 노드 콘택홀(도시되지 않음)을 형성한다.After removing the photoresist pattern by an ashing and stripping process, the storage node contact is sequentially exposed to the conductive pads 230 by sequentially etching the mold layer 250 and the etch stop layer 240 using the storage node mask as an etching mask. Form a hole (not shown).
상기 스토리지 노드 콘택홀이 형성됨에 따라 노출되는 도전성 패드(230), 상기 스토리지 노드 콘택홀의 내벽 및 상기 스토리지 노드 마스크 상에 도전막(270)을 형성한다. 여기서, 도전막(270)은 폴리실리콘 또는 금속을 사용하여 형성한다.A conductive layer 270 is formed on the conductive pad 230, the inner wall of the storage node contact hole, and the storage node mask that are exposed as the storage node contact hole is formed. Here, the conductive film 270 is formed using polysilicon or metal.
도 14는 스토리지 전극을 형성하는 단계를 설명하기 위한 단면도이다.14 is a cross-sectional view for describing a step of forming a storage electrode.
도 14를 참조하면, 화학 기계적 연마 공정, 에치 백 공정, 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 상기 스토리지 노드 마스크(도시되지 않음) 및 도전막(270)의 일부를 제거하여 도전성 패드(230) 및 상기 스토리지 노드 콘택홀의 측벽 상에 스토리지 전극(270)을 형성한다.Referring to FIG. 14, a portion of the storage node mask (not shown) and a portion of the conductive layer 270 are removed by using a chemical mechanical polishing process, an etch back process, a combination of chemical mechanical polishing and etch back, and a conductive pad. The storage electrode 270 is formed on the sidewalls 230 of the storage node contact hole 230.
몰드막(250)을 습식 식각 공정이나 플라즈마를 이용한 건식 식각 공정으로 제거하면 도전성 패드(230)에 접촉되는 실린더형 스토리지 전극(270)이 완성된다. When the mold layer 250 is removed by a wet etching process or a dry etching process using plasma, the cylindrical storage electrode 270 in contact with the conductive pad 230 is completed.
도 15는 캐패시터를 형성하는 단계를 설명하기 위한 단면도이다.15 is a cross-sectional view for explaining a step of forming a capacitor.
도 15를 참조하면, 스토리지 전극(270)이 형성된 반도체 기판(200)을 도1 에 도시한 바와 같은 핫 웰 챔버 내에 로딩시킨다. 이 경우, 핫 웰 챔버의 내벽 상에는 상술한 바에 따라 증착 방지막이 미리 형성된다.Referring to FIG. 15, the semiconductor substrate 200 on which the storage electrode 270 is formed is loaded into a hot well chamber as shown in FIG. 1. In this case, a deposition prevention film is previously formed on the inner wall of the hot well chamber as described above.
상기 챔버 내에 염화 티타늄을 포함하는 가스 및 암모니아를 포함하는 가스를 도입하여, 스토리지 전극(270) 상에 유전막(280)으로서 티타늄 질화막을 형성한다. A gas containing titanium chloride and a gas containing ammonia are introduced into the chamber to form a titanium nitride film as the dielectric film 280 on the storage electrode 270.
유전막(280) 상에 플레이트 전극(290)을 형성하여, 반도체 기판(200) 상에 스토리지 전극(270), 유전막(280) 및 플레이트 전극(290)을 포함하는 캐패시터가 완성한다. The plate electrode 290 is formed on the dielectric layer 280, thereby completing a capacitor including the storage electrode 270, the dielectric layer 280, and the plate electrode 290 on the semiconductor substrate 200.
본 발명에 따르면, 장벽층 또는 유전막으로서 티타늄 질화막을 형성하는 공정을 수행하기 전에, 챔버 내벽에 증착 방지막을 형성함으로써, 티타늄 질화막이 하부 구조물을 갖는 기판 상에 형성되는 동안 챔버의 내벽에 증착되는 티타늄 질화물의 낙하로 인한 반도체 장치의 불량을 방지할 수 있다. 또한, 챔버 내에 티타늄 질화물이 증착되는 것을 최대한 억제하여 티타늄 질화막을 형성하는 공정에서 챔버의 클리닝 주기를 연장할 수 있다. 이에 따라, 반도체 제조 공정의 생산성을 향상시킬 수 있다.According to the present invention, before performing the process of forming a titanium nitride film as a barrier layer or a dielectric film, by forming a deposition preventing film on the inner wall of the chamber, the titanium deposited on the inner wall of the chamber while the titanium nitride film is formed on a substrate having an underlying structure The defect of the semiconductor device due to the fall of the nitride can be prevented. In addition, the cleaning cycle of the chamber may be extended in the process of forming the titanium nitride film by maximally suppressing the deposition of titanium nitride in the chamber. Thereby, productivity of a semiconductor manufacturing process can be improved.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to the preferred embodiments of the present invention, those skilled in the art will be able to vary the invention without departing from the spirit and scope of the invention described in the claims below. It will be appreciated that modifications and variations can be made.
도 1은 본 발명에 따른 반도체 장치의 박막을 형성하기 위하여 적용되는 핫 웰 챔버의 개략적인 단면도를 도시한 것이다.1 is a schematic cross-sectional view of a hot well chamber applied to form a thin film of a semiconductor device according to the present invention.
도 2는 본 발명에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 흐름도를 도시한 것이다.2 is a flowchart illustrating a method of forming a thin film of a semiconductor device according to the present invention.
도 3은 염화 티타늄을 포함하는 가스 및 암모니아를 포함하는 가스를 사용하여 질화 티타늄막을 형성하는 공정에서 온도에 따른 생성물을 나타낸 그래프이다. 3 is a graph showing a product with temperature in a process of forming a titanium nitride film using a gas containing titanium chloride and a gas containing ammonia.
도 4 및 도 5는 본 발명에 따라 베어 웨이퍼 상에 티타늄 질화막을 형성한 상태를 설명하기 위한 전자 현미경 사진들이다. 4 and 5 are electron micrographs for explaining a state in which a titanium nitride film is formed on a bare wafer according to the present invention.
도 6 및 도 7은 소정의 하부 구조물이 형성된 반도체 기판 상에 티타늄 질화막을 형성한 상태를 설명하기 위한 전자 현미경 사진들이다.6 and 7 are electron micrographs for explaining a state in which a titanium nitride film is formed on a semiconductor substrate on which a predetermined lower structure is formed.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 단면도들이다.8 to 10 are cross-sectional views illustrating a method of forming a thin film of a semiconductor device according to an embodiment of the present invention.
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 단면도들이다.11 to 15 are cross-sectional views illustrating a method of forming a thin film of a semiconductor device according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10：지지대 20：카세트10: support 20: cassette
30：챔버 내벽 40：증착 방지막30: chamber inner wall 40: deposition prevention film
50：인젝터 100, 200：반도체 기판 50: injector 100, 200: semiconductor substrate
110, 210：콘택 영역 120, 220：층간 절연막110, 210: contact region 120, 220: interlayer insulating film
130：콘택홀 140：장벽층 130: contact hole 140: barrier layer
150, 270：도전막 160：장벽층 패턴150, 270: conductive film 160: barrier layer pattern
170：콘택 230：도전성 패드 240：식각 저지막 250：몰드막170: contact 230: conductive pad 240: etch stop film 250: mold film
270：스토리지 전극 280：유전막270: storage electrode 280: dielectric film
290：플레이트전극290: Plate electrode
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Cited By (1)
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|---|---|---|---|---|
| KR100799703B1 (en) * | 2005-10-31 | 2008-02-01 | 삼성전자주식회사 | Method of forming a layer and method of removing a by-products of a process |
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2004
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| US7820244B2 (en) | 2005-10-31 | 2010-10-26 | Samsung Electronics Co., Ltd. | Method of forming a layer and method of removing reaction by-products |
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