KR20050089580A - Driving apparatus and driving method of plasma display panel - Google Patents
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Abstract
본 발명은 플라즈마 디스플레이 패널과 그의 구동 장치 및 구동 방법에 관한 것이다. 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 리셋 기간에서 어드레스 기간으로 넘어갈 때 모든 스캔 IC의 고전압 구동 스위치를 온 시키지 않고 스캔 고전압보다 높은 전압을 인가한 후 스캔 IC의 출력을 플로팅시켜서 고전압 구동 스위치의 드레인과 소스의 전압을 동일하게 만든 후 스위치를 동시에 온 시킨다. 이와 같이 하면 스위치가 온 되는 순간 스위치에 전류가 흐르지 않기 때문에, 구동회로의 안정성이 떨어지거나 노이즈 및 EMI 문제 등을 해결할 수 있다. The present invention relates to a plasma display panel, a driving apparatus thereof, and a driving method thereof. The driving device of the plasma display panel according to the present invention applies a voltage higher than the scan high voltage without turning on the high voltage driving switches of all the scan ICs when the switch is made from the reset period to the address period. Make the drain and source voltage the same and turn on the switch at the same time. In this case, since no current flows in the switch at the time of switching on, the stability of the driving circuit is reduced, and noise and EMI problems can be solved.
Description
본 발명은 플라즈마 디스플레이 패널(plasma display panel; PDP)의 구동장치 및 구동 방법에 관한 것이다.The present invention relates to a driving apparatus and a driving method of a plasma display panel (PDP).
최근 평면 디스플레이 장치 중에서 PDP는 다른 디스플레이 장치에 비해 휘도 및 발광 효율이 높고 시야각이 넓다는 장점으로 인하여 평면 디스플레이 장치로서 각광을 받고 있다.Recently, PDPs have been in the spotlight as flat panel display devices due to their high brightness, high luminous efficiency, and wide viewing angles, compared to other display devices.
플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 플라즈마 디스플레이 패널의 구조에 대하여 설명한다. A plasma display panel is a flat panel display device that displays characters or images using plasma generated by gas discharge, and tens to millions or more of pixels are arranged in a matrix form according to their size. First, the structure of the plasma display panel will be described with reference to FIGS. 1 and 2.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.1 is a partial perspective view of a plasma display panel, and FIG. 2 shows an electrode arrangement diagram of the plasma display panel.
도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.As shown in FIG. 1, the plasma display panel includes two glass substrates 1 and 6 facing each other apart. On the glass substrate 1, the scan electrode 4 and the sustain electrode 5 are formed in pairs and in parallel, and the scan electrode 4 and the sustain electrode 5 are covered with the dielectric layer 2 and the protective film 3. have. A plurality of address electrodes 8 are formed on the glass substrate 6, and the address electrodes 8 are covered with the insulator layer 7. The address electrode 8 and the partition 9 are formed on the insulator layer 7 between the address electrodes 8. In addition, the phosphor 10 is formed on the surface of the insulator layer 7 and on both sides of the partition wall 9. The glass substrates 1 and 6 are disposed to face each other with the discharge space 11 therebetween so that the scan electrode 4, the address electrode 8, the sustain electrode 5, and the address electrode 8 are orthogonal to each other. The discharge space 11 at the intersection of the address electrode 8 and the paired scan electrode 4 and the sustain electrode 5 forms a discharge cell 12.
그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m의 매트릭스 구조를 가지고 있다. 복수의 어드레스 전극(A1-Am)이 세로 방향으로 배열되어 있고 가로 방향으로 복수의 주사 전극(Y1-Yn) 및 유지 전극(X1-X n)이 쌍으로 배열되어 있다.As shown in FIG. 2, the electrode of the plasma display panel has a matrix structure of n × m. The plurality of address electrodes A 1 -A m are arranged in the vertical direction, and the plurality of scan electrodes Y 1 -Y n and the storage electrodes X 1 -X n are arranged in pairs in the horizontal direction.
일반적으로 플라즈마 디스플레이 패널은 한 프레임이 복수의 서브필드로 나누어져 구동되며, 서브필드의 조합에 의해 계조가 표현된다. 일반적으로 각 서브필드는 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다. In general, a plasma display panel is driven by dividing one frame into a plurality of subfields, and gray levels are expressed by a combination of subfields. In general, each subfield includes a reset period, an address period, and a sustain period.
리셋 기간은 이전의 유지방전으로 형성된 벽 전하를 소거하고 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽 전하를 셋업(setup) 하는 역할을 한다. 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 유지방전을 수행하는 기간이다.The reset period serves to erase the wall charges formed by the previous sustain discharge and to set up the wall charges in order to stably perform the next address discharge. The address period is a period in which a wall charge is accumulated in a cell (addressed cell) that is turned on by selecting a cell that is turned on and a cell that is not turned on in the panel. The sustain period is a period in which sustain discharge is performed to actually display an image in the addressed cells.
이때, 벽전하란 각 전극에 가깝게 방전 셀의 벽(예를 들어, 유전체층)에 형성되어 전극에 축적되는 전하를 말한다. 이러한 벽전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 벽전하가 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명된다. 또한 벽전압은 벽전하에 의해서 방전 셀의 벽에 형성되는 전위차를 말한다.In this case, the wall charge refers to a charge formed in the wall of the discharge cell (eg, the dielectric layer) close to each electrode and accumulated in the electrode. Such wall charges are not actually in contact with the electrodes themselves, but here wall charges are described as "formed", "accumulated" or "stacked" on the electrodes. In addition, wall voltage refers to the potential difference formed in the wall of a discharge cell by wall charge.
도 3은 이러한 종래기술에 따른 X, Y 전극의 파형을 나타낸 도이다. 3 is a view showing the waveform of the X, Y electrodes according to the prior art.
한편, 도 3에 도시된 바와 같이, 종래에는 리셋 기간 종료 후 어드레스 기간으로 넘어가는 순간 모든 Y 전극에 스캔 하이 전압(VscH)을 인가한다. Meanwhile, as shown in FIG. 3, the scan high voltage VscH is applied to all of the Y electrodes at the moment when the transition to the address period occurs after the reset period ends.
이때, 모든 Y 전극에 동시에 전압(VscH)을 인가하기 위해서는 모든 스캔 드라이버 IC의 고전압부 스위치를 동시에 온 시키기 때문에 스캔 드라이버 IC에 순간적으로 매우 큰 전류가 흐르게 되어 회로가 불안정할 뿐만 아니라 노이즈 및 EMI의 문제가 발생한다. At this time, in order to apply the voltage (VscH) to all the Y electrodes at the same time, since the high voltage switch of all the scan driver ICs is turned on at the same time, a very large current flows momentarily through the scan driver IC, and the circuit is unstable and noise and EMI A problem arises.
본 발명이 이루고자 하는 기술적 과제는 리셋 구간에서 어드레스 구간으로 넘어갈 때 전류의 경로를 변경시켜서 EMI와 노이즈를 감소시키는 플라즈마 디스플레이 패널의 구동장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a driving apparatus for a plasma display panel which reduces EMI and noise by changing a current path when a switch is made from a reset period to an address period.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 복수의 제1 전극 및 복수의 제2 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법으로서,According to an aspect of the present invention, there is provided a driving method of a plasma display panel including a plurality of first electrodes and a plurality of second electrodes.
어드레스 구간에,In the address section,
a) 상기 제1 전극의 전압을 제1 전압으로 상승시키는 단계; b) 상기 a) 단계 후에, 상기 제1 전극을 플로팅시키는 단계; c) 상기 b) 단계 후에, 상기 제1 전극의 전압을 제2 전압으로 낮추는 단계; 및 d) 상기 c) 단계 후에, 상기 복수의 제1 전극을 순차적으로 선택하며, 상기 선택된 제1 전극에는 제3 전압을 인가하고, 다른 제1 전극에는 상기 제2 전압을 인가하는 단계를 포함한다.a) raising the voltage of the first electrode to a first voltage; b) after said a), floating said first electrode; c) after step b), lowering the voltage of the first electrode to a second voltage; And d) after step c), sequentially selecting the plurality of first electrodes, applying a third voltage to the selected first electrode, and applying the second voltage to the other first electrode. .
상기 a) 단계에서,In step a),
상기 제1 전극에 전기적으로 연결된 인덕터를 통하여 상기 제1 전극에 제1 전압까지 상승하는 파형을 인가하며, 상기 제1 전압은 유지전압인 것이 바람직하다.A waveform rising up to a first voltage is applied to the first electrode through an inductor electrically connected to the first electrode, and the first voltage is a sustain voltage.
본 발명의 다른 특징에 따른 플라즈마 디스플레이 패널의 구동방법은 복수의 제1 전극, 복수의 제2 전극, 복수의 제1 전극에 각각 연결되는 복수의 선택 회로를 포함하는 플라즈마 디스플레이 패널의 구동방법으로서, A driving method of a plasma display panel according to another aspect of the present invention is a driving method of a plasma display panel including a plurality of selection circuits connected to a plurality of first electrodes, a plurality of second electrodes, and a plurality of first electrodes, respectively.
상기 선택 회로는 소스 또는 드레인이 제1 전극에 연결되는 제1 트랜지스터와 드레인 또는 소스가 제1 전극에 연결되는 제2 트랜지스터를 포함하며, The selection circuit includes a first transistor having a source or a drain connected to the first electrode and a second transistor having a drain or the source connected to the first electrode,
상기 구동방법은, The driving method,
a) 어드레스 구간 초기에, 상기 제1 전극에 상기 제1 트랜지스터의 바디 다이오드를 통하여 제1 전압을 인가하는 단계; b) 상기 복수의 선택 회로의 제1 및 제2 트랜지스터를 턴 오프하는 단계; c) 상기 제2 트랜지스터의 바디 다이오드를 통하여 상기 제1 전극의 전압을 제2 전압까지 낮추는 단계; d) 상기 복수의 선택 회로의 제2 트랜지스터를 턴 온하는 단계; 및 e) 상기 복수의 제1 전극을 순차적으로 선택하며, 상기 선택된 제1 전극에는 상기 제1 트랜지스터를 턴 온하여 제3 전압을 인가하고, 다른 제1 전극에는 상기 제2 트랜지스터를 턴 온하여 상기 제2 전압을 인가하는 단계를 포함한다.a) at the beginning of an address period, applying a first voltage to the first electrode through a body diode of the first transistor; b) turning off first and second transistors of said plurality of selection circuits; c) lowering the voltage of the first electrode to a second voltage through the body diode of the second transistor; d) turning on second transistors of the plurality of selection circuits; And e) sequentially selecting the plurality of first electrodes, turning on the first transistor to apply a third voltage to the selected first electrode, and turning on the second transistor to the other first electrode. Applying a second voltage.
상기 d) 단계에서, In step d),
상기 제1 전극의 전압이 상기 제2 전압으로 유지된 상태에서 상기 제2 트랜지스터를 턴 온하며, 상기 제2 트랜지스터가 턴 온될 때 상기 제2 트랜지스터의 소스와 드레인 전압이 실질적으로 동일한 것이 바람직하다.Preferably, the second transistor is turned on while the voltage of the first electrode is maintained at the second voltage, and the source and drain voltages of the second transistor are substantially the same when the second transistor is turned on.
본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동장치는 복수의 제1 전극, 복수의 제2 전극, 상기 제1 및 제2 전극에 의해 형성되는 패널 커패시터에 전압을 인가하는 플라즈마 디스플레이 패널의 구동장치로서,A driving device of a plasma display panel according to a feature of the present invention is a driving device of a plasma display panel which applies a voltage to a panel capacitor formed by a plurality of first electrodes, a plurality of second electrodes, and the first and second electrodes. ,
상기 제1 전극에 유지방전을 위한 전압을 인가하는 유지 구동부; 각각 제1 단이 제1 전극에 연결되는 제1 트랜지스터와 제2 단이 제1 전극에 연결되는 제2 트랜지스터를 포함하며, 어드레스 기간에 상기 복수의 제1 전극에 순차적으로 주사전압을 인가하도록 동작하는 복수의 선택회로; 제3 트랜지스터와 상기 제1 트랜지스터를 통하여 상기 제1 전극에 상기 주사전압을 공급하는 제1 전원; 및 상기 제2 트랜지스터를 통하여 상기 어드레스 기간에서 상기 주사전압이 인가된 제1 전극 이외의 제1 전극에 제1 전압을 인가하는 제2 전원을 포함하며,A sustain driver for applying a voltage for sustain discharge to the first electrode; Each of the first transistor includes a first transistor connected to the first electrode and a second transistor connected to the first electrode, and is configured to sequentially apply scan voltages to the plurality of first electrodes in an address period. A plurality of selection circuits; A first power supply configured to supply the scan voltage to the first electrode through a third transistor and the first transistor; And a second power supply configured to apply a first voltage to the first electrode other than the first electrode to which the scan voltage is applied in the address period through the second transistor.
어드레스 구간 초기에, 상기 제1 유지 구동부 및 상기 제1 트랜지스터의 바디 다이오드를 통하여 상기 제1 전극에 제3 전압을 인가한 후 상기 제1 및 제2 트랜지스터를 턴 오프시킨 상태에서 상기 제3 트랜지스터를 턴 온하여 상기 제2 트랜지스터의 바디 다이오드를 통하여 상기 제1 전극의 전압을 상기 제1 전압까지 낮추고, 상기 제2 트랜지스터를 턴 온하여 상기 복수의 제1 전극에 상기 제1 전압을 인가한다.At the beginning of the address period, the third transistor is turned on after the third voltage is applied to the first electrode through the first sustain driver and the body diode of the first transistor, and then the first and second transistors are turned off. By turning on, the voltage of the first electrode is lowered to the first voltage through the body diode of the second transistor, and the second transistor is turned on to apply the first voltage to the plurality of first electrodes.
상기 유지 구동부는,The holding drive unit,
상기 제1 트랜지스터의 제2 단에 제1 단이 전기적으로 연결된 인덕터; 및 상기 제1 인덕터의 제2 단과 상기 제3 전압을 공급하는 제3 전원 사이에 전기적으로 연결되는 제3 트랜지스터를 포함하며, 상기 제3 트랜지스터가 턴 온되어 상기 제1 전극에 상기 제3 전압이 인가된다.An inductor having a first end electrically connected to a second end of the first transistor; And a third transistor electrically connected between a second end of the first inductor and a third power supply for supplying the third voltage, wherein the third transistor is turned on so that the third voltage is applied to the first electrode. Is approved.
또한, 상기 유지 구동부는,In addition, the holding drive unit,
상기 제1 트랜지스터의 제2 단에 제1 단이 전기적으로 연결된 인덕터; 및 상기 제1 인덕터의 제2 단과 제4 전압을 공급하는 제4 전원 사이에 전기적으로 연결되는 제4 트랜지스터를 포함할 수 있으며, 상기 제4 트랜지스터가 턴 온되어 상기 제1 전극에 상기 제3 전압이 충전된다.An inductor having a first end electrically connected to a second end of the first transistor; And a fourth transistor electrically connected between a second end of the first inductor and a fourth power supply for supplying a fourth voltage, wherein the fourth transistor is turned on and the third voltage is applied to the first electrode. Is charged.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.
먼저, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 대하여 도 4를 참고로 하여 상세하게 설명한다.First, a plasma display panel according to an exemplary embodiment of the present invention will be described in detail with reference to FIG. 4.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도면이다. 4 is a diagram illustrating a plasma display panel device according to an exemplary embodiment of the present invention.
도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치는 플라즈마 패널(100), 어드레스 구동부(200), Y 전극 구동부(320), X 전극 구동부(340) 및 제어부(400)를 포함한다. As shown in FIG. 4, the plasma display panel device according to an exemplary embodiment of the present invention includes a plasma panel 100, an address driver 200, a Y electrode driver 320, an X electrode driver 340, and a controller 400. Include.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 배열되어 있는 제1 전극(Y1~Yn)(이하, Y 전극이라고 함) 및 제2 전극(X1~Xn)(이하, X 전극이라고 함)을 포함한다. The plasma panel 100 includes a plurality of address electrodes A1 to Am arranged in the column direction, first electrodes Y1 to Yn (hereinafter referred to as Y electrodes), and second electrodes X1 arranged in the row direction. ˜Xn) (hereinafter referred to as X electrode).
어드레스 구동부(200)는 제어부(200)로부터 어드레스 구동 제어 신호(SA)를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다. The address driver 200 receives an address driving control signal SA from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode.
Y 전극 구동부(320) 및 X 전극 구동부(340)는 제어부(200)로부터 각각 Y 전극 구동신호(SY)와 X 전극 구동신호(SX)를 수신하여 X 전극과 Y전극에 인가한다. The Y electrode driver 320 and the X electrode driver 340 receive the Y electrode driving signal SY and the X electrode driving signal SX from the controller 200 and apply them to the X electrode and the Y electrode, respectively.
제어부(400)는 외부로부터 영상신호를 수신하여, 어드레스 구동제어신호(SA), Y 전극 구동신호(SY) 및 X 전극 구동신호(SX)를 생성하여 각각 어드레스 구동부(200), Y 전극 구동부(320) 및 X 전극 구동부(340)에 전달한다. The control unit 400 receives an image signal from the outside, generates an address driving control signal SA, a Y electrode driving signal SY, and an X electrode driving signal SX, respectively, and generates an address driving unit 200 and a Y electrode driving unit ( 320 and the X electrode driver 340.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부의 상세 회로도이다. 5 is a detailed circuit diagram of the Y electrode driver of the plasma display panel according to the first embodiment of the present invention.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 Y 전극 구동부(320)는 리셋 구동부(321), 주사 구동부(322) 및 유지 구동부(323)를 포함한다. As shown in FIG. 5, the Y electrode driver 320 according to the first embodiment of the present invention includes a reset driver 321, a scan driver 322, and a sustain driver 323.
리셋 구동부(321)는 리셋 구간에서 상승하는 리셋 파형을 생성하는 상승 램프부로서 전압(Vset-Vs)을 공급하는 전원(Vset-Vs), 플로팅 전원으로 동작하는 커패시터(Cset), 램프 스위치(Yrr) 및 전류의 역류를 방지하기 위하여 유지 구동부(323)에서 생성된 유지전압이 상기 패널 커패시터로 인가되는 메인 패스에 형성되는 스위치(Ypp)를 포함하며, 하강하는 리셋 파형을 생성하는 하강 램프부로서 전원(VscL)에 연결된 램프 스위치(Yfr), 전류의 역류를 방지하기 위하여 패널 커패시터(Cp)에 방전 전압이 인가되는 메인 패스에 형성되는 스위치(Ypn)를 포함한다. The reset driver 321 is a rising ramp that generates a reset waveform rising in a reset period. The reset driver 321 is a power supply Vset-Vs for supplying a voltage Vset-Vs, a capacitor Cset operating with a floating power supply, and a lamp switch Yrr. And a switch (Ypp) formed in the main path to which the sustain voltage generated by the sustain driver 323 is applied to the panel capacitor to prevent the reverse flow of the current. The lamp switch Yfr is connected to the power supply VscL, and a switch Ypn is formed in the main path to which the discharge voltage is applied to the panel capacitor Cp to prevent the reverse flow of the current.
리셋 기간 이전에 커패시터(Cset)는 스위치(Yg)가 턴온시에 (Vset-Vs) 전압을 공급하는 전원(Vset-Vs)에 의해 (Vset-Vs) 전압으로 충전된다. 리셋 기간 초기에 스위치(Ys)가 턴온되어 Y 전극에 전압(Vs)이 인가된 후, 스위치(Yrr)가 턴온되면 커패시터(Cset)에 충전된 전압에 의해 패널 커패시터(Cp)의 전압이 전압(Vset)까지 점진적으로 상승한다.Before the reset period, the capacitor Cset is charged to the voltage (Vset-Vs) by the power supply Vset-Vs to which the switch Yg supplies the voltage (Vset-Vs) at turn-on. At the beginning of the reset period, the switch Ys is turned on to apply the voltage Vs to the Y electrode. When the switch Yrr is turned on, the voltage of the panel capacitor Cp is changed by the voltage charged in the capacitor Cset. Gradually rises up to Vset).
이후, 스위치(Ys)가 턴 온되고 스위치(Yrr)가 턴 오프되어 Y 전극에 전압(Vs)이 인가되고, 스위치(Yfr)가 턴 온되면 Y 전극에 충전된 전압은 전압(VscL)까지 점진적으로 감소한다. Thereafter, the switch Ys is turned on and the switch Yrr is turned off to apply the voltage Vs to the Y electrode. When the switch Yfr is turned on, the voltage charged to the Y electrode is gradually increased to the voltage VscL. Decreases.
주사 구동부(322)는 어드레스 구간에서 주사펄스를 생성하며, 전원(VscH, VscL), 커패시터(Csc), 스위치(YscL) 및 Y 전극에 연결되는 복수의 스캔 IC를 포함한다. 스캔 IC는 스위치(SCH, SCL)를 포함하며 스위치(SCH)의 소스와 스위치(SCL)의 드레인은 패널 커패시터(Cp)의 Y 전극에 연결되어 있다.The scan driver 322 generates a scan pulse in the address period and includes a plurality of scan ICs connected to the power supplies VscH and VscL, the capacitor Csc, the switch YscL, and the Y electrode. The scan IC includes switches SCH and SCL, and a source of the switch SCH and a drain of the switch SCL are connected to the Y electrode of the panel capacitor Cp.
상기 선택 회로는 소스 또는 드레인이 제1 전극에 연결되는 제1 트랜지스터(SCL)와 드레인 또는 소스가 제1 전극에 연결되는 제2 트랜지스터(SCH)를 포함하며, The selection circuit includes a first transistor SCL having a source or a drain connected to the first electrode, and a second transistor SCH having a drain or a source connected to the first electrode.
어드레스 구간에, 스위치(YscL)는 항상 턴 온된 상태를 유지하며, 선택되는 Y 전극에는 스위치(SCL)가 턴 온되어 전압(VscL)이 인가되며, 선택되지 않은 Y 전극에는 전원(VscH)에 의하여 커패시터(Csc)에 충전된 전압이 스위치(SCH)를 통하여 인가된다.In the address period, the switch YscL is always turned on, and the switch SCL is turned on to apply the voltage VscL to the selected Y electrode, and the power supply VscH is applied to the unselected Y electrode. The voltage charged in the capacitor Csc is applied through the switch SCH.
유지 구동부(323)는 유지 구간에서 유지방전 펄스를 생성하며, 전원(Vs)과 접지(GND) 사이에 연결된 스위치(Ys, Yg), 전력 회수용 커패시터(Cyr)와 스위치(Yr, Yf), 인덕터(Ly) 및 다이오드(YDr, YDf, YDCH, YDCL)를 포함한다. The sustain driver 323 generates a sustain discharge pulse in the sustain period, the switches Ys and Yg connected between the power supply Vs and the ground GND, the power recovery capacitor Cyr and the switches Yr and Yf, Inductors Ly and diodes YDr, YDf, YDCH, YDCL.
유지 구간 이전에 커패시터(Cyr)에는 전압(Vs/2)이 충전되어 있으며, 유지 구간에 스위치(Yr)가 턴 온되면 인덕터(Ly)와 패널 커패시터(Cp) 사이에 공진이 발생하여 패널 커패시터(Cp)가 충전되고, 이후 스위치(Ys)를 통하여 패널 커패시터(Cp)에 전압(Vs)이 계속 공급된다. 또한, 스위치(Yf)가 턴 온되면 인덕터(Ly)와 패널 커패시터(Cp) 사이에 공진이 발생하여 패널 커패시터(Cp)가 방전되고, 이후 스위치(Yg)를 통하여 패널 커패시터(Cp)의 전압을 0V로 유지한다.Before the sustaining period, the capacitor Cyr is charged with the voltage Vs / 2. When the switch Yr is turned on in the sustaining period, resonance occurs between the inductor Ly and the panel capacitor Cp, causing the panel capacitor ( Cp is charged, and then the voltage Vs is continuously supplied to the panel capacitor Cp through the switch Ys. In addition, when the switch Yf is turned on, resonance occurs between the inductor Ly and the panel capacitor Cp to discharge the panel capacitor Cp, and thereafter, the voltage of the panel capacitor Cp is changed through the switch Yg. Keep it at 0V.
이때, 다이오드(YDr, YDf)는 스위치(Yr, Yf)의 바디 다이오드로 인해 형성될 수 있는 전류를 차단하기 위해 스위치(Yr, Yf)의 바디 다이오드와 반대 방향으로 형성되며, 다이오드(YDCH, YDCL)는 전원(Vs)과 인덕터(Ly)의 제2단 전위를 클램핑한다. At this time, the diodes YDr and YDf are formed in the opposite direction to the body diodes of the switches Yr and Yf to block currents that may be formed by the body diodes of the switches Yr and Yf, and the diodes YDCH and YDCL. ) Clamps the potential of the second stage of the power supply Vs and the inductor Ly.
여기서, 패널 커패시터(Cp)는 X 전극과 Y 전극 사이의 커패시턴스 성분을 등가적으로 나타낸 것이다. 또한, 편의상 패널 커패시터(Cp)의 X 전극은 접지 단자에 연결된 것으로 표시하였으나, 실제로 X 전극에는 X 전극 구동부(340)가 연결되어 있다.Here, the panel capacitor Cp equivalently represents the capacitance component between the X electrode and the Y electrode. Also, for convenience, the X electrode of the panel capacitor Cp is displayed as being connected to the ground terminal, but the X electrode driver 340 is actually connected to the X electrode.
또한, 도 5에서 각 부의 스위치는 n 채널형 MOSFET로 표시하였으며, 각각의 스위치는 바디 다이오드를 포함할 수 있다. In addition, in FIG. 5, each of the switches is represented by an n-channel MOSFET, and each switch may include a body diode.
이러한 본 발명의 제1 실시예에 따른 구동 회로에 의해 패널 커패시터(Cp)에 주사펄스 및 유지방전 펄스가 인가되는 과정을 도 6 및 도 7을 참조하여 설명하면 다음과 같다.The process of applying the scan pulse and the sustain discharge pulse to the panel capacitor Cp by the driving circuit according to the first embodiment of the present invention will be described with reference to FIGS. 6 and 7 as follows.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널에 인가되는 구동 파형도이고, 도 7은 본 발명의 제1 실시예에 따른 구동 파형이 인가될 때의 전류 경로를 나타내는 도면이다.6 is a driving waveform diagram applied to the plasma display panel according to the first embodiment of the present invention, and FIG. 7 is a diagram showing a current path when the driving waveform according to the first embodiment of the present invention is applied.
도 6 및 도 7에 도시된 바와 같이, 본 발명의 제1 실시예에서는 리셋 기간에서 어드레스 기간으로 넘어갈 때 먼저 유지 구동부(323)의 스위치(Yr)를 온 시킨다. 그러면, 커패시터(Cyr)-스위치(Yr)-인덕터(Ly)-스위치(Ypp)의 바디 다이오드-스위치(Ypn)-스위치(SCL)의 바디 다이오드-패널 커패시터(Cp)의 경로(도 7의 경로 1)가 형성되고, 인덕터(Ly)와 패널 커패시터(Cp)의 공진에 의하여 Y 전극의 전압이 전압(Vs)까지 상승한다. As shown in Figs. 6 and 7, in the first embodiment of the present invention, the switch Yr of the sustain driver 323 is first turned on when the reset period is shifted to the address period. Then, the path of the body diode-panel capacitor Cp of the body diode-switch Ypn-switch SCL of the capacitor Cyr-switch Yr-inductor Ly-switch Ypp (the path of FIG. 7). 1) is formed, and the voltage of the Y electrode rises to the voltage Vs due to the resonance of the inductor Ly and the panel capacitor Cp.
이후, 스캔 IC의 스위치(SCH, SCL)를 모두 턴 오프하여 Y 전극으로의 출력을 플로팅 시킨 상태에서 스위치(YscL)를 온 시켜서 스캔 IC의 로우 사이드 즉 스위치(SCL)의 소스 전압을 전압(VscL)으로 낮춘다. 그러면 스캔 IC의 하이 사이드 즉 스위치(SCH)의 드레인 전압도 전압(VscH)으로 낮아진다. Subsequently, the switch YSCL is turned on while all the switches SCH and SCL of the scan IC are turned off and the output to the Y electrode is turned on, thereby reducing the source voltage of the low side of the scan IC, that is, the switch SCL, to the voltage VscL. Lower). Then, the drain voltage of the high side of the scan IC, that is, the switch SCH, is also lowered to the voltage VscH.
이때, 패널 커패시터(Cp)의 Y 전극 전압 즉 스위치(SCH)의 소스 전압(Vs)이 스위치(SCH)의 드레인 전압(VscH)보다 높기 때문에 도 7의 경로 2와 같이 스위치(SCH)의 바디다이오드-커패시터(Csc)-스위치(YscL)의 전류 경로가 형성된다. 따라서 Y 전극의 전압(스위치(SCH)의 소스 전압)이 스위치(SCH)의 드레인 전압(VscH)까지 하강한다. At this time, since the Y electrode voltage of the panel capacitor Cp, that is, the source voltage Vs of the switch SCH is higher than the drain voltage VscH of the switch SCH, the body diode of the switch SCH as shown in the path 2 of FIG. The current path of the capacitor Csc-switch YscL is formed. Therefore, the voltage of the Y electrode (source voltage of the switch SCH) drops to the drain voltage VscH of the switch SCH.
이 상태에서 모든 스캔 IC의 스위치(SCH)를 온 시켜서 모든 Y 전극에 전압(VscH)을 공급한다. 그러면 Y 전극에 전압(VscH)이 인가될 때 스위치(SCH)의 드레인과 소스의 전압이 동일하기 때문에 스위치(SCH)는 영전압 스위칭을 하게 된다. 따라서 모든 스캔 IC의 스위치(SCH)를 동시에 온 시키더라도 전류가 흐르지 않으므로, 구동회로의 안정성이 떨어지거나 노이즈 및 EMI 문제 등을 해결할 수 있다.In this state, the switches SCH of all the scan ICs are turned on to supply the voltage VscH to all the Y electrodes. Then, when the voltage VscH is applied to the Y electrode, the switch SCH performs zero voltage switching because the drain and source voltages of the switch SCH are the same. Therefore, even if the switch SCH of all the scan ICs are turned on at the same time, no current flows, so that the stability of the driving circuit may be degraded or noise and EMI problems may be solved.
이후 어드레스 기간 동안 스위치(YscL)는 온 상태를 유지하며, 스위치(SCH, SCL)의 온 오프 동작을 통하여 Y 전극에 주사 펄스를 인가한다. Thereafter, the switch YscL maintains the on state and applies a scan pulse to the Y electrode through the on-off operation of the switches SCH and SCL.
한편, 본 발명의 제1 실시예에서는 유지 구동부(323)의 스위치(Yr)를 이용하여 어드레스 구간 초기에 Y 전극에 전압(Vs)을 인가하였으나, 이와는 달리 스위치(Ys)를 이용할 수도 있다. Meanwhile, in the first exemplary embodiment of the present invention, the voltage Vs is applied to the Y electrode at the beginning of the address period by using the switch Yr of the sustain driver 323. Alternatively, the switch Ys may be used.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널에 인가되는 구동 파형도이고, 도 9는 본 발명의 제2 실시예에 따른 구동 파형이 인가될 때의 전류 경로를 나타내는 도면이다.FIG. 8 is a driving waveform diagram applied to the plasma display panel according to the second embodiment of the present invention, and FIG. 9 is a diagram showing a current path when the driving waveform according to the second embodiment of the present invention is applied.
도 8 및 도 9에 도시된 바와 같이, 본 발명의 제2 실시예에서는 리셋 구간 종료 후 스위치(Ys)와 스위치(SCL)를 온 시킨다. 그러면 스위치(Ys)-스위치(Ypp)의 바디 다이오드-스위치(Ypn)-스위치(SCL)의 경로(도 9의 경로 1)를 통하여 Y 전극에는 전압(Vs)이 인가된다.8 and 9, in the second embodiment of the present invention, the switch Ys and the switch SCL are turned on after the reset period is terminated. Then, the voltage Vs is applied to the Y electrode through the path of the body diode-switch Ypn-switch SCL of the switch Ys-switch Ypp (path 1 in FIG. 9).
이후, 스캔 IC의 스위치(SCH, SCL)를 모두 턴 오프하여 Y 전극으로의 출력을 플로팅 시킨 상태에서 스위치(YscL)를 온 시켜서 스캔 IC의 로우 사이드 즉 스위치(SCL)의 소스 전압을 전압(VscL)으로 낮춘다. 그러면 스캔 IC의 하이 사이드 즉 스위치(SCH)의 드레인 전압도 전압(VscH)으로 낮아진다. Subsequently, the switch YSCL is turned on while all the switches SCH and SCL of the scan IC are turned off and the output to the Y electrode is turned on, thereby reducing the source voltage of the low side of the scan IC, that is, the switch SCL, to the voltage VscL. Lower). Then, the drain voltage of the high side of the scan IC, that is, the switch SCH, is also lowered to the voltage VscH.
이때, 패널 커패시터(Cp)의 Y 전극 전압 즉 스위치(SCH)의 소스 전압(Vs)이 스위치(SCH)의 드레인 전압(VscH)보다 높기 때문에 도 9의 경로 2와 같이 스위치(SCH)의 바디다이오드-커패시터(Csc)-스위치(YscL)의 전류 경로가 형성된다. 따라서 Y 전극의 전압(스위치(SCH)의 소스 전압)이 스위치(SCH)의 드레인 전압(VscH)까지 하강한다. At this time, since the Y electrode voltage of the panel capacitor Cp, that is, the source voltage Vs of the switch SCH is higher than the drain voltage VscH of the switch SCH, the body diode of the switch SCH as shown in path 2 of FIG. 9. The current path of the capacitor Csc-switch YscL is formed. Therefore, the voltage of the Y electrode (source voltage of the switch SCH) drops to the drain voltage VscH of the switch SCH.
이 상태에서 모든 스캔 IC의 스위치(SCH)를 온 시켜서 모든 Y 전극에 전압(VscH)을 공급한다. 그러면 Y 전극에 전압(VscH)이 인가될 때 스위치(SCH)의 드레인과 소스의 전압이 동일하기 때문에 스위치(SCH)는 영전압 스위칭을 하게 된다. In this state, the switches SCH of all the scan ICs are turned on to supply the voltage VscH to all the Y electrodes. Then, when the voltage VscH is applied to the Y electrode, the switch SCH performs zero voltage switching because the drain and source voltages of the switch SCH are the same.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다. Although the preferred embodiment of the present invention has been described in detail above, the present invention is not limited thereto, and various other changes and modifications are possible.
이상에서 설명한 바와 같이 본 발명에 의하면, 리셋 기간에서 어드레스 기간으로 넘어갈 때 모든 스캔 IC의 고전압 구동 스위치를 온 시키지 않고 스캔 고전압보다 높은 전압을 인가한 후 스캔 IC의 출력을 플로팅시켜서 고전압 구동 스위치의 드레인과 소스의 전압을 동일하게 만든 후 스위치를 동시에 온 시키기 때문에 스위치에 전류가 흐르지 않아서 구동회로의 안정성이 떨어지거나 노이즈 및 EMI 문제 등을 해결할 수 있다. As described above, according to the present invention, when the transition from the reset period to the address period is applied, a voltage higher than the scan high voltage is applied without turning on the high voltage drive switches of all the scan ICs, and then the output of the scan ICs is floated to drain the high voltage drive switches. Since the voltages of the and source are the same and the switch is turned on at the same time, the current does not flow through the switch, which reduces the stability of the driving circuit or solves noise and EMI problems.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이다.1 is a partial perspective view of a plasma display panel.
도 2는 플라즈마 디스플레이 패널의 전극 배열도이다.2 is an arrangement diagram of electrodes of a plasma display panel.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.3 is a driving waveform diagram of a plasma display panel according to the prior art.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도이다. 4 is a diagram illustrating a plasma display panel device according to an embodiment of the present invention.
도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 X, Y 전극 구동부의 상세 회로도이다. 5 is a detailed circuit diagram of an X and Y electrode driver of a plasma display panel according to a first embodiment of the present invention.
도 6은 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.6 is a driving waveform diagram of a plasma display panel according to a first embodiment of the present invention.
도 7은 본 발명의 제1 실시예에 따른 구동 파형이 인가될 때의 전류 경로를 나타내는 도이다..7 is a diagram showing a current path when a driving waveform according to the first embodiment of the present invention is applied.
도 8은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.8 is a driving waveform diagram of a plasma display panel according to a second embodiment of the present invention.
도 9는 본 발명의 제2 실시예에 따른 구동파형이 인가될 때의 전류 흐름을 나타낸 도이다. 9 is a diagram showing a current flow when a driving waveform according to a second embodiment of the present invention is applied.
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