KR20050085809A - 최적화 제어를 위해 플로어들 및 패널티들을 사용한 피드포워드 증폭기 시스템 - Google Patents

최적화 제어를 위해 플로어들 및 패널티들을 사용한 피드포워드 증폭기 시스템 Download PDF

Info

Publication number
KR20050085809A
KR20050085809A KR1020057011458A KR20057011458A KR20050085809A KR 20050085809 A KR20050085809 A KR 20050085809A KR 1020057011458 A KR1020057011458 A KR 1020057011458A KR 20057011458 A KR20057011458 A KR 20057011458A KR 20050085809 A KR20050085809 A KR 20050085809A
Authority
KR
South Korea
Prior art keywords
gain
loop
signal
control
amplifier
Prior art date
Application number
KR1020057011458A
Other languages
English (en)
Inventor
제이. 훈톤 메튜
네일 브라이스웨이트 리차드
Original Assignee
파워웨이브 테크놀로지스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파워웨이브 테크놀로지스, 인크. filed Critical 파워웨이브 테크놀로지스, 인크.
Publication of KR20050085809A publication Critical patent/KR20050085809A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
    • H03F1/3229—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction
    • H03F1/3235—Modifications of amplifiers to reduce non-linear distortion using feed-forward using a loop for error extraction and another loop for error subtraction using a pilot signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Stereophonic System (AREA)
  • Transmitters (AREA)
  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

새로운 적응성 제어기를 사용하는 피드 포워드 증폭기 및 방법이 개시된다. 제어기는 제1 삭제 루프의 이득 조정기(108) 및 위상 조정기(109) 정렬시킨다. 위상 조정기(109)는 표준 방식을 따라 제어될 수 있다. 그러나, 이득 조정기(108)는 불완전한 삭제를 의도적으로 유발시키도록 오프셋되어, 에러 증폭기(145)를 통과하는 신호 전력을 증가시킨다. 이득 조정기(108)가 반송파 삭제를 최대화하는데 필요한 이득 조정 이하로 낮게 오프셋되면, 메인 증폭기(145)로부터 출력된 피크 전력은 감소되고 제2 루프가 시스템 출력 전력을 일정하게 유지한다. 풀(full) 제1 루프 삭제로부터 오프셋된 상기 이득 조정기를 제어함으로써, 피드 포워드 증폭기는 메인 및 에러 증폭기들(115, 145)의 전력 조정 능력들을 최적화시킬 수 있다.

Description

최적화 제어를 위해 플로어들 및 패널티들을 사용한 피드 포워드 증폭기 시스템{Feed forward amplifier system using penalties and floors for optimal control}
본 발명은 참조로서 여기에 포함된 개시물인 2002년12월 18일 출원된 가출원 제60/434,825호의 이득을 주장한다.
본 발명은 RF 전력 증폭기들 및 증폭 방법들에 관한 것이다. 특히, 본 발명은 피드 포워드 증폭기들 및 피드 포워드 증폭기들을 제어하는 방법에 관한 것이다.
RF 증폭기들은 그 입력에 존재하는 RF 신호를 복사하여, 보다 높은 전력 레벨로 출력 신호를 생성하는 장치들이다. 상기 입력에서 출력까지 전력의 증가는 상기 증폭기의 "이득"이라 한다. 상기 이득이 상기 입력 신호의 동적 범위에 걸쳐 일정할 때, 상기 증폭기는 "선형"이라 한다. 증폭기들은, 입력 전력 레벨이 변할 때 모든 실제의 증폭기들을 비선형화시키는 이득 및 위상 변화, 특히 고전력에서의 포화로 인해 전달된 전력의 견지에서 용량 제한된다. 전달된 신호 전력에 대한 발생된 왜곡 전력비는 상기 증폭기의 비선형성의 측정이다.
RF 통신 시스템들에서, 상기 증폭기의 최대 허용 비선형성은 FCC 또는 ITU와 같은 정부기관에 의해 규정된다. 증폭기들이 포화 부근에서 동작할 때 고유하게 비선형이므로, 선형 전제조건들은 종종 등급화된 전력 전달 용량에 대한 한계가 된다. 일반적으로, 포화 부근에서 동작할 때, 상기 증폭기의 선형성은, 증폭기에 의해 전달되는 증가하는 신호 전력이 발생된 증가하는 왜곡 전력보다 비례적으로 적기 때문에 급격하게 저하한다.
다양한 보상 방법들이 종래에는 시스템의 출력에서의 왜곡을 감소시키도록 적용되고, 이는 등급화된 전력 전달 용량을 교대로 증가시킨다. 바람직한 방법은 피드 포워드 보상이다. 피드 포워드 RF 전력 증폭기들에서, 에러 증폭기는 메인 증폭기 왜곡 성분을 삭제하기 위해 상기 메인 증폭기 출력과 위상 외(out of phase) 조합되는 메인 증폭기 왜곡 성분들을 증폭시키는데 사용된다. 일반적으로, 피드 포워드 보상은 상기 메인 증폭기의 전력 용량과 상기 에러 증폭기의 선형성을 제공한다.
피드 포워드 증폭기의 성능은 통상적으로 두 개의 삭제 루프들을 기초하여 분석될 수 있다. 반송파 삭제 루프라 칭하는 루프 1은 상기 RF 입력과 상기 메인 증폭기를 포함한다. 상기 메인 증폭기 신호 출력외에, 제1 루프는 상기 메인 증폭기를 샘플링하고 이를 RF 입력 신호의 위상 외 샘플과 조합시킴으로써 얻어지는 왜곡 신호를 제공한다. 종래에는, 루프 1에서의 신호의 이득과 위상은 왜곡 신호를 완전히 삭제된 상기 입력 RF 반송파 성분과 남아있는 왜곡 성분만을 이상적으로 제공하도록 제어된다. 루프 2는 통상적으로 에러 삭제 루프 또는 보조 경로 루프라 한다. 루프 2에서, 루프 1로부터 제공되는 왜곡 성분은 상기 에러 증폭기에 의해 증폭되고, 메인 경로에서 왜곡 성분을 삭제하고 출력에서 왜곡없는 신호를 이상적으로 제공하도록 에러 커플러에서 메인 경로로 다시 유입된다.
루프 제어에 대한 기존의 방법이 갖는 하나의 문제점은 에러 커플러 손실이다. 시스템의 출력 전력 용량은 에러 경로 신호를 (지연된) 메인 경로 신호와 재조합시키는 에러 커플러의 손실들로 인해 떨어진다. 이 커플러 손실을 감소시키기 위해, 상기 제1 루프 이득 조정은 변경될 수 있다. 그러나, 이득이 최적의 반송파 삭제로부터 변경될 때, 보다 많은 로드(load)가 에러 증폭기에 의해 운반된다. 이는 일부 경우들에서, 보다 큰 에러 증폭기를 요구하므로 시스템 비용들을 증가시킨다.
따라서, 상기 및 시스템 성능을 최적화하는데 관련된 문제점들을 부각시킬 수 있는 루프 삭제를 제어하기 위한 개선된 피드 포워드 증폭기 및 방법에 대한 필요성이 현재 존재한다.
도 1은 본 발명에 따른 피드 포워드 보상된 전력 증폭기의 블록도이다.
도 2는 본 발명에 따른 피드 포워드 검출 및 제어 시스템의 블록도이다.
도 3은 본 발명에 따른 제1 루프 제어 처리 알고리즘의 블록도이다.
도 4는 본 발명에 따른 제1 루프 이득 제어 처리 알고리즘의 블록도이다.
도 5는 본 발명에 따른 제1 루프 위상 제어 처리 알로리즘의 블록도이다.
도 6은 본 발명에 따른 제어 비용 처리 알고리즘의 블록도이다.
도 7은 본 발명에 따른 제어 개선 결정 알고리즘의 블록도이다.
도 8은 본 발명에 따른 제어 시스템 및 방법을 도시한 3차원 제어 비용 도면이다.
도 9는 도 8의 상기 3차원 제어 비용 도면의 2차원 도면이다.
제1 특징에서, 본 발명은 RF 신호를 수신하기 위한 입력, 상기 RF 신호를 수신하고 증폭시키는 메인 증폭기, 상기 RF 입력과 상기 메인 증폭기 간에 결합된 이득 조정기를 포함하는 피드 포워드 증폭기를 제공한다. 상기 피드 포워드 증폭기는 메인 증폭기 출력 샘플링 커플러, 상기 입력에 결합되고 지연된 RF 신호를 제공하는 제1 지연, 상기 지연된 RF 신호를 상기 메인 증폭기로부터의 상기 샘플링된 출력에 결합시키는 반송파 삭제 조합기를 더 포함한다. 시험 커플러는 상기 반송파 삭제 조합기의 출력을 샘플링하기 위해 제공된다. 상기 피드 포워드 증폭기는 상기 반송파 삭제 조합기의 출력을 수신 및 증폭시키기 위한 에러 증폭기를 더 포함한다. 제2 지연은 상기 메인 증폭기의 출력에 결합되고 에러 커플러는 상기 메인 증폭기에 의해 도입되는 왜곡을 삭제하도록, 상기 에러 증폭기로부터의 출력과 상기 제2 지연으로부터의 상기 지연된 메인 증폭기 출력을 조합한다. 출력은 상기 에러 커플러 출력에 결합되고 증폭된 RF 신호를 제공한다. 상기 피드 포워드 증폭기는 상기 시험 커플러에 결합되고, 상기 반송파 삭제 조합기에서 반송파 삭제를 최대화하고 이득 조정으로부터 오프셋하는 상기 이득 조정을 제공하도록 상기 이득 조정기 설정을 제어하고 상기 오프셋은 이득 조정 비용 함수의 플로어를 변경함으로써 조정가능한 적응성 제어기를 더 포함한다.
바람직한 실시예에서, 상기 피드 포워드 증폭기는 상기 입력에 제공되는 상기 RF 신호를 샘플링하기 위한 입력 참조 커플러를 더 포함할 수 있다. 상기 적응성 제어기는 상기 입력 참조 커플러에 결합되고 상기 시험 커플러와 입력 참조 커플러로부터의 신호들로부터 제1 루프 이득 값을 유도한다. 상기 피드 포워드 증폭기는 상기 입력 참조 커플러와 상기 제어기 사이에 결합되는 제1 신호 전력 검출기 및 제1 아날로그-디지털 변환기, 및 상기 시험 커플러와 상기 제어기 사이에 결합되는 제2 신호 전력 검출기 및 제2 아날로그-디지털 변환기를 더 포함할 수 있다. 상기 피드 포워드 증폭기는 상기 입력과 상기 메인 증폭기 사이에 결합되는 위상 조정기를 더 포함할 수 있다. 상기 제어기는 상기 반송파 삭제 조합기에서 반송파 삭제를 최대화하는 위상 조정을 제공하도록 상기 위상 조정기를 제어한다. 바람직한 실시예에서, 상기 적응성 제어기는 비용 최소화 검색 알고리즘을 구현하는 프로세서를 포함한다. 상기 비용 최소화 검색 알고리즘은 이득 조정의 방향에 기초한 패널티를 포함한다. 상기 피드 포워드 증폭기는 상기 메인 증폭기 및 상기 출력에 결합된 파일롯 신호 검출기 이전에 신호 경로로 유입되는 파일롯 신호를 사용할 수 있다. 상기 파일롯 신호 검출기는 상기 출력에 결합되고 상기 제어기는 상기 검출된 파일롯 신호를 수신한다. 상기 피드 포워드 증폭기는 상기 반송파 삭제 조합기와 상기 에러 증폭기 사이에 결합되는 제2 이득 조정기 및 제2 위상 조정기를 더 포함할 수 있고, 상기 에러 증폭기 및 상기 제어기는 상기 검출된 파일롯 신호에 기초하여 상기 제2 이득 조정기 및 제2 위상 조정기의 설정을 조정한다.
다른 특징에 따르면, 본 발명은 RF 입력 신호를 수신하기 위한 입력, 상기 입력에 결합되는 제1 제어 루프를 포함하는 피드 포워드 증폭기를 제공한다. 상기 제1 제어 루프는 메인 증폭기, 샘플링 커플러, 지연, 및 삭제 조합기를 포함하고 이득을 갖는다. 상기 피드 포워드 증폭기는 상기 제1 제어 루프에 결합되고 지연, 에러 증폭기, 및 에러 커플러를 포함하는 제2 제어 루프를 더 포함한다. 출력은 상기 에러 커플러에 결합된다. 상기 피드 포워드 증폭기는 상기 제1 제어 루프 이득을 검출하기 위한 수단, 및 상기 검출수단에 결합되고 루프 이득 제어 함수의 최소로부터 오프셋된 값으로 상기 제어 루프 이득을 안정화시키기도록 상기 제1 제어 루프 이득을 제어하기 위한 수단을 더 포함한다.
바람직한 실시예에서, 상기 제어 수단은 상기 입력과 메인 증폭기간 상기 제1 제어 루프내의 이득 조정기, 및 루프 제어 알고리즘을 구현하고 가변 조정기 설정들을 상기 이득 조정기에 제공하는 프로세서를 포함한다. 상기 검출 수단은 상기 입력에 결합되는 입력 참조 커플러 및 상기 반송파 삭제 조합기의 출력에 결합되는 시험 커플러를 포함한다. 상기 검출 수단은 상기 입력 참조 커플러에 결합되는 제1 신호 전력 검출기 및 상기 시험 커플러에 결합되는 제2 신호 전력 검출기를 더 포함할 수 있다. 상기 검출 수단은 상기 제1 신호 전력 검출기에 결합되고 제1 디지털 전력 신호를 상기 프로세서에 출력하는 제1 아날로그-디지털 변환기, 및 상기 제2 신호 전력 검출기에 결합되고 제2 디지털 전력 신호를 상기 프로세서에 출력하는 제2 디지털-아날로그 변환기를 더 포함할 수 있다. 상기 프로세서는 상기 제1 및 제2 디지털 전력 신호들로부터 상기 제1 제어 루프 이득을 결정한다. 상기 프로세서 및 알고리즘은 바람직하게 상기 검출된 제1 제어 루프 이득과 비용 함수의 미리 설정된 플로어 값으로부터 유도되는 상기 조정기 설정들과 연관된 상기 비용 함수를 계산한다. 상기 프로세서 및 알고리즘은 상기 미리 설정된 플로어 값을 따라 상기 계산된 비용 함수를 이동시키도록 상기 비용 함수를 사용하는 상기 조정기 설정들을 변경시킨다. 상기 프로세서 및 알고리즘은, 상기 비용 함수가 상기 플로어 값에 있고 상기 조정기 설정이 원치 않는 방향으로 이동중이면 상기 비용 함수에 패널티를 추가한다. 상기 원치 않는 방향은 증가하는 이득 조정기 설정들 또는 감소하는 이득 조정기 설정들에 대응할 수 있다.
다른 특징에 따르면, 본 발명은 피드 포워드 증폭기를 사용하여 RF 입력 신호를 증폭시키는 방법을 제공한다. 상기 방법은 RF 입력 신호를 수신하는 단계, 메인 증폭기를 사용하여 상기 RF 입력 신호를 증폭하는 단계, 상기 메인 증폭기 출력을 샘플링하는 단계를 포함한다. 상기 방법은 상기 RF 입력 신호를 지연시키고 지연된 RF 입력 신호를 제공하는 단계, 상기 메인 증폭기로부터의 상기 샘플링된 출력의 반송파 성분 중 적어도 일부를 삭제하고 반송파 성분과 왜곡 성분을 갖는 반송파 삭제 신호를 제공하도록, 상기 지연된 RF 입력 신호를 상기 메인 증폭기로부터의 상기 샘플링된 출력을 결합시키는 단계를 더 포함한다. 상기 방법은 에러 신호를 제공하도록, 에러 증폭기를 사용하여 상기 반송파 삭제 신호를 증폭하는 단계, 상기 메인 증폭기의 출력을 지연시키는 단계, 상기 증폭기에 의해 도입된 왜곡을 삭제하도록 상기 에러 신호 및 상기 메인 증폭기의 상기 지연된 출력을 조합시키고, 증폭된 RF 출력을 제공하는 단계를 더 포함한다. 상기 방법은 상기 메인 증폭기에 출력되는 신호의 이득을 가변 이득 설정에 의해 조정하는 단계, 및 상기 조정 방향과 연관된 플로우 및 패널티를 갖는 이득 제어 비용 함수를 이용하여 상기 반송파 삭제 신호의 반송파 성분을 최소화시키는 설정으로부터 오프셋된 정상상태 설정으로 상기 신호 이득의 조정을 제어하는 단계를 포함한다.
피드 포워드 보상을 사용하여 RF 입력 신호를 증폭시키는 방법의 하나의 바람직한 실시예에서, 상기 패널티는 상기 신호 이득의 증가와 연관되고, 상기 정상상태는 상기 반송파 삭제 신호의 반송파 성분을 최소화시키는 설정 이하로 오프셋된다. 대안적인 실시예에서, 상기 패널티는 상기 신호 이득의 감소와 연관되고, 상기 정상상태는 상기 반송파 삭제 신호의 반송파 성분을 최소화시키는 설정 이상으로 오프셋된다. 상기 비용 함수의 플로어는 동일한 비용을 갖는 다수의 이득 설정들을 정의한다. 예를 들면, 상기 정상상태 설정은 그 응용에 따라 동일한 비용을 갖는 최저 이득 설정 또는 동일한 비용을 갖는 최고 이득 설정을 포함한다. 상기 이득 제어 비용 함수는 상기 플로어에 의해 정의된 하측 경계를 가지며, 상기 하측 경계는 제1 및 제2 에지들을 갖는다. 상기 정상상태 설정은 바람직하게 상기 비용 함수의 상기 하측 경계의 상기 제1 및 제2 에지들 중 하나에 대응한다.
다른 특징에 따르면, 본 발명은 증폭기 시스템의 루프를 제어하기 위한 적응성 제어기를 제공한다. 상기 적응성 제어기는 루프 입력 전력 레벨을 수신하기 위한 제1 입력, 루프 출력 전력 레벨을 수신하기 위한 제2 입력, 상기 제1 및 제2 입력들에 결합되고, 상기 루프 입력 전력 레벨 및 상기 루프 출력 전력 레벨에 기초한 조정기 설정들을 출력으로서 제공하도록 루프 제어 알고리즘으로 프로그램되는 프로세서를 포함한다. 상기 루프 제어 알고리즘은 상기 설정들의 조정 방향과 연관된 패널티 및 플로우 값을 갖는 비용 함수를 포함한다.
다른 특징에 따르면, 본 발명은 제어 루프 입력, 증폭기를 포함하는 메인 신호 경로, 및 제어 루프 출력을 포함하는 제어 루프를 갖는 증폭기 시스템을 제어하기 위한 방법을 제공한다. 상기 방법은 상기 제어 루프 입력과 상기 제어 루프 출력에서 신호 레벨들로부터 루프 이득을 결정하는 단계 및 상기 루프 이득을 플로어 값에 비교하는 단계를 포함한다. 상기 루프 이득이 상기 플로어 값보다 큰 경우, 루프 제어 비용 함수는 상기 루프 이득과 동일하게 설정하고, 상기 루프 이득이 상기 플로어 값보다 작은 경우, 상기 루프 제어 비용 함수는 상기 플로어 값과 동일하게 설정하다. 상기 방법은 루프 제어의 조정 방향을 결정하는 단계와, 루프 제어가 원하지 않은 방향으로 조정되는 경우, 새로운 비용함수를 유도하도록 패널티를 상기 플로어 값에 부가하는 단계를 더 포함한다. 상기 방법은 상기 비용 함수의 값을 최소화시키도록 상기 메인 신호 경로의 이득을 조정하는 단계를 더 포함한다.
다른 특징에 따르면, 본 발명은 증폭기 시스템의 제어 루프의 정상상태 제어 설정을 조정하는 방법을 제공한다. 상기 방법은 루프 제어 비용 함수의 초기 플로어 값을 비용 함수의 최소 가능 값 부근의 제1 값으로 설정하는 단계, 상기 제어 설정의 조정 방향에 기초하여 상기 루프 제어 비용 함수에 패널티를 추가하는 단계, 상기 플로어 및 상기 패널티를 포함하는 상기 루프 제어 비용 함수를 최소화시키도록 상기 루프를 제어하는 단계를 포함한다. 상기 방법은 상기 증폭기 시스템의 성능을 감시하면서 상기 루프 제어 비용 함수의 플로어 값을 증가시키는 단계를 더 포함한다. 상기 루프 제어 비용 함수의 최종 플로어 값은 상기 플로어 값의 증가가 증폭기 성능의 저하를 유발시키는 값 부근에서 설정된다.
다른 특징에 따르면, 본 발명은 증폭기 시스템의 제어 루프를 제어하는 방법을 제공한다. 상기 방법은 상기 증폭기 시스템의 제어 루프의 제어가능한 최소 가능 값을 갖는 신호 특성을 검출하는 단계, 상기 제어가능한 신호 특성을 상기 최소 가능 값 이상의 원하는 값으로 조정하도록, 상기 제어 루프의 제어 매개변수의 값을 조정하는 단계 -상기 제어가능한 신호 특성의 원하는 값은 복수의 다른 제어 매개변수 값들에 대응함- 를 포함한다. 상기 방법은 상기 제어 매개변수의 값을 상기 다수의 제어 매개변수 값들 중 하나를 포함하는 정상상태 값으로 조정하는 단계를 더 포함한다.
다른 특징들과 장점들이 본 발명의 다음의 상세한 설명에서 기재된다.
본 발명의 바람직한 실시예에 따른 피드 포워드 보상 전력 증폭기(PA) 시스템의 블록도는 도 1 및 2에 도시되어 있다. 도 1은 상기 기본 피드 포워드 증폭기를 도시하고 도 2는 제어기를 도시한다.
도 1에 도시된 바와 같이, 상기 피드 포워드 증폭기는 두 개의 제어 루프들을 사용하는 일반적인 아키텍처를 갖는다. 루프 1은 신호 입력(103), 샘플링 커플러(106), 이득 조정기(108), 위상 조정기(109), (선택) 파일롯 입력(112), 메인 증폭기(115), 메인 샘플링 커플러(118), 입력 참조 커플러(130), 지연(133), 삭제 조합기(136), 및 루프 1 시험 커플러(139). 루프 2는 메인 샘플링 커플러(118), 메인 경로 지연(121), 에러 커플러(124), 반송파 삭제 조합기(136), 루프 2 이득 조정기(141), 루프 2 위상 조정기(142), 에러 증폭기(145), 루프 2 시험 커플러(148), 및 출력(127)를 포함한다. 도 2에 도시된 바와 같이, 상기 제어기는 이하에 기재되는 비용 최소화 검색 알고리즘을 구현하는 프로세서(203)를 포함할 수 있다. 디지털-아날로그 변환기들(206, 208)은 디지털 제어 신호들을 도 1의 이득과 위상 조정기들에 제공된 아날로그 신호들로 변환한다. 신호 전력 검출기들(215, 218) 및 아날로그-디지털 변환기들(209, 212)은 디지털 형태로 샘플된 신호들을 상기 프로세서(203)에 차례로 제공한다.
우선, 동작의 기본 원리들이 설명될 것이다. 도 1에 도시된 바와 같이, 루프 1의 제어는 상기 입력 참조 커플러(130)에서 상기 루프 1 시험 커플러(139)까지 측정된 상기 루프 이득(130-139)을 감소시키기 위해 α1 및 φ1로 표시된 상기 이득 조정기(108) 및 상기 위상 조정기(109)의 조정을 포함한다. 상기 이득 및 위상 조정기 값들은 "조정기 설정들"이라 한다. 여기에 사용된 바와 같이, 이득 조정기 설정은 가변 감쇠값 또는 상기 이득 조정기 구현에 의존한 가변 이득을 포함할 수 있고 이러한 대안적인 이득 조정기 구현들은 기술분야의 당업자에게 공지되어 있다. 루프 2인 경우, α1 및 φ1로 표시된 상기 이득 및 위상 조정기들(141, 142)의 소정의 설정들은 각각 루프 2 시험(148)에서 검출된 왜곡을 최소화시킨다. 파일롯 톤(112)은 공지된 왜곡으로 동작시키기 위해 상기 메인 증폭기(115) 이전에 유입될 수 있어 루프 2 조정기 제어를 더욱 용이하게 한다. 사전왜곡기는 기술분야의 당업자에게 공지된 방식으로 상기 메인 증폭기에 의해 도입된 왜곡을 감소시키기 위해 상기 입력 커플러(106) 및 상기 메인 증폭기(115) 사이에 더 제공될 수 있다. 제1 루프 반송파 최소화는 또한 제1 루프 삭제라 한다. 이 일반적인 제어 방법에서, 상기 메인 증폭기 출력(115)은 신호와 왜곡 모두를 포함한다. 시험 커플러(139)에서 반송파의 최소화는 상기 메인 증폭기(115)의 왜곡 출력 성분 만을 나타내는 에러 경로에서 신호를 생성시킨다. 이 에러 신호는 상기 피드 포워드 에러 커플러(124)에서 상기 메인 증폭기 출력(115)의 왜곡 성분과의 파괴 조합을 생성하기 위해 상술된 제2 루프에서 제어된다.
상술된 바와 같이,이 일반적인 방법이 갖는 문제점은 에러 커플러 손실이다. 시스템의 출력 전력 용량은 에러 경로 신호를 지연된 121 메인 경로 신호와 재결합시키는 상기 에러 커플러(124)의 종료 로드(23)(또는 덤프 로드)에서의 손실들로 인해 떨어진다. 이 커플러 손실을 감소시키기 위해, 메인 경로에서 상기 이득 조정기(108)는 감소된 이득 방향으로 오프셋될 수 있다. 상기 루프 1 이득 조정기 오프셋은 지연된 메인 신호와 위상 내(in-phase) 결합되는 에러 경로로 신호 전력을 유입시키므로 에러 커플러(124) 커플링 손실들을 감소시킨다. 따라서, 감소된 방향으로의 이득 조정기 오프셋은 상기 메인 증폭기(115)에서 상기 에러 증폭기(145)로 출력 신호 전력 발생에 대한 일부 부담을 이동시킨다. 상기 감소된 이득 조정기(108)의 다른 잇점은 메인 증폭기(115) 출력 전력의 감소이다. 이 감소는 출력 평균과 감소된 피크 전력을 갖는 보다 선형의 메인 증폭기 동작을 허용한다.
그러나, 감소된 방향으로의 이득 조정기 오프셋에 대한 비용이 있다. 이 비용은 에러 경로에서 증가된 피크 전력이다. 감소된 방향으로 상기 이득 조정기(108)을 오프셋시킬 때, 상기 에러 경로로 유입하는 신호 전력의 피크들은 상기 메인 증폭기(115)에서 발생되는 왜곡 신호의 피크들과 함께 위상 내 부가한다. 상기 에러 경로, 특히 상기 에러 증폭기(145)는 왜곡 없이 이들 에러 경로 신호 피크들을 증폭시켜야 한다. 상기 메인 증폭기(115)에서 발생되는 왜곡은 상기 제2 루프에 의해 삭제되지만, 상기 에러 증폭기(145)에 의해 발생되는 왜곡은 상기 피드 포워드 출력(127)에 결합된다. 피드 포워드 시스템의 선형성은 상기 에러 증폭기(145)의 선형성 및 제1 루프 삭제 조정들에 의해 발생되는 에러 신호에 의해 결정된다.
에러 경로 피크 전력 발생에 대한 상기 내용은 증가된 이득 방향으로 상기 이득 조정기(108)를 오프셋시킴으로써 에러 경로에서 피크 전력을 감소시킬 수 있다는 것을 제안한다. 증가된 방향으로 상기 이득 조정기(108)를 오프셋시킬 때, 상기 에러 경로로 유입되는 신호 전력의 피크들은 상기 메인 증폭기(115)에서 발생되는 왜곡 신호에서의 피크들과 함께 위상 외 추가한다. 상기 감소된 에러 경로 피크 전력은 상기 메인 증폭기(115)의 전력 출력 전제조건들을 증가시키는 비용으로 상기 에러 증폭기(145)의 선형성을 개선한다.
상기에는, 다양한 제1 루프 이득 조정기 제어 옵션들의 잇점들과 비용들이 제공되어 있다. 이들 잇점들과 비용들은 일반적인 피드 포워드 시스템에서 사용되는 반송파 삭제 방법으로부터 오프셋된 이득 조정기 설정들로부터 도출된다. 본 발명은 개선된 피드 포워드 증폭기와 제어기, 및 제1 루프의 정상 제어를 임의의 소정의 이득 조정기 오프셋에 제공하는 방법을 제공한다. 상기 소정의 이득 조정기 오프셋은 보다 높은 에러 증폭기(145) 피크 전력 출력 또는 그 반대로의 비용으로 감소된 메인 증폭기(115) 피크 전력 출력에 대해 선택될 수 있다. 오프셋 값과 방향의 선택은 출력 전력 및 상기 특정 시스템의 상기 증폭기(115) 및 상기 에러 증폭기(145)의 선형성 용량들에 의해 결정된다. 오프셋 선택에서 고려하는 부수적인 매개변수는 상기 입력 신호(103)이다. 또한, 피크-평균 비 및 신호 대역 폭과 같은 입력 신호 특성들은, 특정 시간에 특정 용도의 피드 포워드 시스템을 최적화할 때 고려될 수 있다.
본 발명의 방법은 상기 제1 루프 이득 조정기 설정이 반복가능하고 제어된 방식으로 오프셋되도록 한다. 정상상태 이득 조정기 설정을 오프셋하는데 플로어들과 패널티들을 적용하는 것은 일반적인 제1 루프 반송파 최소화 방법을 수정한다. 일반적인 경우에서, 상기 루프 이득 조정 제어 기능은 소정의 조정 설정에 대응하는 독특한 최소값을 갖는다. 본 발명의 방법에서, 측정된 루프 이득은 균일값 최소 제어 결과들의 세트를 생성하기 위해 하측 경계 또는 플로어로 클립된다. 이 플로어는 이하에 기재되는 도 8 및 도 9에 도시된 바와 같이, 최소 플로어의 에지에서 소정의 이득 오프셋을 위치시키도록 선택된다. 정확한 이득 조정기 오프셋이 상기 균일값 최소 제어 결과들의 세트로부터 선택된다는 것을 보장하기 위해, 패널티에 기초한 제어 방향이 부가된다. 상기 플로어 및 패널티 모두를 포함함으로써, 상기 이득 조정기 정상상태 오프셋은 상기 최소 플로어의 에지로 제어될 것이다.
다음에, 도 1 내지 9를 참조하여, 본 발명의 특정 실시예들이 기재될 것이다. 본 발명은 제어기를 사용하는 피드 포워드 증폭기 및 일반적인 제1 루프 삭제 이득 조정기 설정으로부터 이득 설정 오프셋에 대해 상기 제1 루프 이득 조정기(108)를 제어하는 방법을 제공한다. 본 발명은 기존의 몇몇 수단 및 방법들의 수정이다. 본 발명은 이들 현재 가용한 수단들과 방법들 모두에 적용될 수 있다. 간략화를 위해, 본 발명은 하나의 공통 사용된 수단과 방법들에 적용하여 기재될 것이다. 기술분야의 당업자는 본 발명이 다른 공통으로 사용되는 제1 루프 삭제 수단과 방법들에 적용가능하다라는 것을 알 것이다.
루프 제어는 조정기 설정들, 이득, 및 위상의 3차원 공간이 검색되는 반복 과정이다. 최소 루프 이득을 제공하는 조정기 설정은 소정의 정상상태 값이다. 공통으로 사용되는 이득 최소화 검색 방법은 좌표 하강에 기초한다. 피드 포워드 증폭기의 제1 루프 이득 최소화에 적용되는 좌표 검색은 이득과 위상 사이를 교대하면서 좌표 방향들 중 하나에 따라 조정들이 한번에 이뤄진다. 또한, 본 발명은 위상 내 (I) 및 직각위상 (Q) 조정기들에 동일하게 적용될 수 있고 상기 제어기는 적절한 가상 이득 및 위상 설정들을 생성할 수 있다.
제어 조정 스텝 크기는 루프 제어의 다른 특징이다. 일반적으로, 큰 스텝 크기들은 보다 빠른 수렴을 허용하지만, 보다 큰 불안정과 보다 높은 정상상태 에러를 갖는다. 작은 스텝 크기들은 보다 양호한 정상상태 성능을 갖지만 느린 수렴을 갖는다. 효과적인 제어 알고리즘들은 신속한 수렴, 안정, 및 작은 정상상태 제어 에러를 제공하기 위해 스텝 크기들을 동적으로 조정한다. 공통으로 사용되는 스텝 크기 선택 방법은 루프 이득 최소화의 비율에 따라 필요한 만큼 스텝 크기들을 조정한다.
도 1에 도시된 피드 포워드 증폭기 블록도를 고려한다. 제1 루프의 메인 경로는 신호 입력(103), 이득 조정기(108), 위상 조정기(109), 및 메인 증폭기(115)를 포함한다. 출력된 상기 메인 증폭기(115)의 커플된 샘플(118)은 상기 입력 신호(103)의 지연된 133 커플링된 샘플(106)과 조합된다. 이 조합은 상기 제1 루프를 완료한다. 상기 이득 조정기(108) 및 상기 위상 조정기(109)의 조정은 다양한 정도의 신호 삭제를 생성할 것이다. 신호 삭제는 전력 검출과 상기 입력 참조 커플러(130) 및 상기 루프 1 시험 커플러(139)를 샘플링하고 제1 루프 이득을 계산함으로써 측정된다. 상기 제1 루프 이득 조정기(108), 위상 조정기(109) 모두를 제어하고 상기 입력 참조 커플러(130) 및 루프 1 시험 커플러(139)를 샘플링하기 위한 제어기는 도 2에 도시되어 있다. 이득 조정기 및 위상 조정기 제어의 기능으로서 루프 1 삭제의 이상적인 3차원 맵핑은 도 8에 도시되어 있다. 이 맵핑은 또한 루프 제어에 대한 비용 함수로서 설명될 수 있다. 일반적인 피드 포워드 시스템들은 최소 비용을 생성하기 위해 이득 및 위상 조정기들을 제어한다. 본 발명은 플로어들과 패널티들을 포함함으로써 루프 이득계 비용 함수를 변경할 것이다. 플로어들과 패널티들을 포함함으로써, 정상상태 이득 조정기 오프셋의 제어는 달성될 것이다.
도 3은 좌표계 루프 제어 알고리즘에 대한 블록도를 제공한다. 상기 알로리즘은 값들(303)에서 시작하여 루프 1 이득 조정기(108) 및 위상 조정기(109)를 설정함으로써 시작한다. 다음에, 초기 이득 조정기 및 위상 조정기 스텝 크기들은 선택된다(306). 그 다음, 상기 알고리즘은 위상 조정들(309)과 이득 조정들(312) 사이에서 반복한다. 도 5에 도시된 위상 조정 최적화 알고리즘은 반복 위상 조정 블록(309) 내에 존재한다. 도 4에 도시된 이득 조정 최적화 알고리즘은 상기 반복 이득 조정 블록(312) 내에 존재한다. 상기 이득과 위상 조정 알고리즘들 모두는 스텝 크기 제어 방법을 포함한다. 도 3은 출구를 포함하지 않는다. 실제의 시스템들에서, 출구는, 입력 신호 크기가 도 2의 검출기(215 또는 218)에서 검출가능한 신호를 제공하는데 적절하지 않을 때의 경우들에 대해 부가될 필요가 있을 수 있다. 출구 전략은 응용여부에 의존하고 특정 응용을 위한 구현은 기술분야의 당업자에 명백할 것이다.
도 4는 상기 이득 조정기 제어 알고리즘(312)을 포함한다. 상기 알고리즘에 도시된 단계들은 스텝 크기 제어된 비용 함수 최소화 알고리즘을 제공한다. 알고리즘 시작 시, 현재의 이득 조정기 값과 이득 제어 스텝 크기는 메모리(403)로부터 로드된다. 그 다음에, 총 조정들 "I" 및 연속적인 조정 개선들 "M" 수를 감시하는 제어 카운터들이 설정된다(406). 그 다음에, 제1 루프 비용이 측정된다(412). (비용 함수 알고리즘의 블록도는 도 6에 도시되어 있음) 그 다음, 이득 단계가 행해지고(415), 그 다음, 제2 제어 비용 측정이 이뤄진다. 이들 두 개의 비용 측정들은, 루프 제어가 개선되는지를 결정하는데 사용된다(421). 제어가 개선되었다면, 총 "I" 및 개선 "M" 카운터들은 증가된다(433). 그 다음, 총 조정 카운터 "I"는 최대 조정 상수 "L"에 비교된다(442). 최대 조정 상수에 이르면, 이득 조정기 값 및 제어 스텝 크기가 저장되고(445) 루프는 위상 조정들을 위해 빠져나온다. 최대 조정 상수 "L"에 도달하지 않으면, 개선 카운터 "M"는 사용자 정의 제어 댐핑(damping) 상수 "N"에 비교된다(436). 개선 카운터 "M"가 "N" 미만이면, 제1 비용 측정은 상기 제2 비용 측정에 동일하게 설정되고(418), 제어는 추가한 이득 단계들로 다시 돌아간다(415). 연속하는 개선들의 수가 "N"이면(436), 이득 스텝 크기는 두 배가 되지만 최대 이득 스텝(SGmax)으로 정해지고 개선 카운터 "M"이 0으로 리셋된다(439). 스텝 크기 및 개선 카운터 리셋의 변경 이후에(439), 제1 비용 측정은 상기 제2 비용 측정에 동일하게 설정되고(418), 제어는 부수적인 이득 단계들로 다시 돌아간다(415). 두 개의 측정된 비용들의 평가(412)가, 루프 조정이 개선하지 않았다고 결정하면, 이득은 이전값으로 복원된다(424). 이득 복원 이후에, 이득 스텝 크기는 절반이 되지만, 최소 이득 스텝(SGmin)으로 정해지고 이득 스텝 방향은 반전된다(430). 마지막으로, 현재의 이득 조정기 제어값과 현재의 스텝 크기는 저장되고(445), 그 루프는 위상 조정들을 위해 빠져나온다.
상기 이득 제어 알고리즘에서, 상기 이득 스텝 크기는 "N" 연속 루프 제어 개선들이 이뤄질 때마다 두 배로 된다. 댐핑 상수 "N"는 이득 제어가 소정의 조정 설정을 향해 얼마나 빨리 가속화하는지를 결정한다. "N"이 1로 설정된다면, 이득 조정기 제어 스텝들은 각각의 개선에 따라 두 배로 된다. 이러한 제어는 빠르지만, 불안정하거나 소정의 정상상태 값으로부터 크게 오버슈트될 수 있다. "N"이 큰 수로 설정되면, 스텝 크기들은 느린 수렴을 초래하여 드물게 증가할 것이다. 일반적으로, 2 내지 4 범위의 "N"값이 이상적이다.
상기 이득 제어 알고리즘에서, 이득 조정들은 "L" 이득 조정들 이후에 정지된다. 이 출구 방법은 한정된 제어 루프의 가능성을 방지하도록 포함된다. 예를 들면, "L"은 댐핑 상수 "N" 보다 3배 내지 5배로 설정될 수 있다.
상기 이득 제어 알고리즘에서, 상기 이득 스텝 크기는 절반이고 각각의 불리한 제어 조정에 따라 방향이 반전된다. 상기 알고리즘은, 이전의 이득 스텝이 소정의 제어 설정을 오버슈트한다고 가정한다. 각각의 불리한 조정에 따른 상기 절반의 제어 스텝 크기를 감소시킴으로써, 각각의 다음의 오버슈트는 상기 이전 보다 작을 것이다. 상기 알고리즘은 또한 하나의 불리한 이득 조정기 제어 스텝 직후에 위상 조정에 대한 이동을 보여준다. 대안으로서, 하나는 각각의 불리한 이득 조정기 이후에 스텝 방향을 변경한 다음에, 상기 이득 스텝을 절반으로 하고 위상 조정들에 대한 이동 이전에 일부 방향 변경들을 카운트할 수 있다. 이러한 방법은, 상기 스텝이 불리한 조정을 유발시키면 상기 제1 이득 스텝에 도움이 된다. 그러나, 일반적으로, 1 이상으로 불리한 조정들의 갯수를 증가시키는 것은 느린 수렴을 초래한다. 이러한 카운터가 추가되면, 불리한 조정들의 갯수는 상기 이득 스텝 크기가 절반으로 되고 위상 조정들을 빠져나오기 전에 2 이상되면 안된다.
도 5는 위상 제어를 위한 동일한 과정(309)을 도시한다. 상기 위상 조정기(109) 제어의 설명은 위상 조정기 값들과 상기 이득 조정기(108) 값들과 이득 스텝들로 대체된 위상 스텝들을 갖는 이득 조정기 제어의 설명을 따른다. 위상 및 이득 제어의 차이는 루프 제어 비용들과 루프 개선들이 결정되는 방법에서 발견된다.
도 6은 루프 제어 비용 계산기를 제공한다. 상기 비용 계산기를 진입한 후에, 전력 측정들은 피드 포워드 증폭기로 이뤄진다. 루프 제어 비용들은 이들 측정들로 결정된다. 우선, 상기 프로세서(203)는 상기 이득 조정기(108) 및 상기 위상 조정기(109)를 설정한다. 그 다음에, 상기 프로세서는 검출기들(215 및 218) 및 아날로그-디지털 변환기들(209 및 212)을 사용하여 상기 피드 포워드 입력 커플러(130) 및 상기 루프 1 시험 커플러(139)에서 전력을 측정한다. 이들 도 6의 전력 측정들은 블록들(603 및 606)에 도시되어 있다. 전력 측정들은 시간 내에 바로 동시에 이뤄져야 하지만, 아날로그-디지털 신호 처리는 일부 작은 시간차를 허용할 수 있다. 이들 전력 측정들로부터, 상기 루프 이득은 계산될 수 있다(609). 상기 비용 계산기가 상기 위상 알고리즘(309)으로부터 동작되면, 상기 제어 비용들은 상기 루프 이득(627)과 동일하게 설정되고 상기 계산기는 빠져나오게 된다. 상기 비용 계산기가 상기 이득 알고리즘(312)으로부터 동작되면, 상기 루프 이득은 비용 플로어에 비교된다(615). 상기 루프 이득이 상기 플로어 보다 높으면, 비용은 상기 루프 이득(627)과 동일하게 설정되고 상기 비용 계산기는 빠져나오게 된다. 상기 루프 이득이 상기 플로어 보다 낮으면, 상기 비용은 상기 플로어(618)와 동일하게 설정된다. 다음에, 제어 오프셋의 소정의 방향이 결정된다(621). (예를 들면, 이득 조정이 감소된 이득 조정 방향으로 현재 스텝화되고, 감소된 이득 조정 오프셋, 즉 메인 증폭기 피크 전력을 감소시키는 조정 오프셋이 이뤄지면, 621에서의 결정은 예이다.) 이득 조정이 제어의 소정의 방향으로 현재 이동하면, 상기 비용 계산기는 빠져나오게 된다. 상기 제어는 소정의 오프셋의 반대 방향으로 이동하면, 패널티는 상기 비용에 부가된 다음에(624), 상기 비용 계산기는 빠져나오게 된다.
도 8 및 도 9는 상기 비용 계산기가 동작하는 방법을 도시한다. 도 8은 이상적인 제1 루프 비용 함수의 3차원도를 도시한다. 이득 및 위상 설정 모두는 루프 이득을 결정한다. 상기 이득 조정기(108) 및 상기 위상 조정기(109)는 루프 이득을 증가시키거나 감소시키도록 제어될 수 있다. 위상을 조정할 때, 상기 제어 비용은 루프 이득 맵으로부터 직접 결정된다. 상기 이득 조정기(108)를 제어할 때, 플로어는 루프 이득의 특정 레벨에서 위치된다. 도 8은, 상기 이득 조정기(108)가 변경되고 상기 위상 조정기(109)가 최상의 위상 조정으로부터 약간의 오프셋에 따라 일정해지는 패널티 없는 비용 추적을 포함한다. 이들 추적들 모두는 도 9에서 재현된다. 도 9에 또한 포함된 것은 이득 조정을 증가시키기 위한, 즉 이득 조정기 설정을 증가시키기 위한 패널티를 포함하는 비용 효과이다. 이러한 패널티는 감소 방향으로 이득 조정기 설정 오프셋들을 선호할 것이다. 상기 패널티는 상기 이득 조정기 설정의 감소에 적용될 수 있고 도 9에 의해 동일하게 설명된다. 패널티가 이득 조정의 감소에 적용된다면, 상기 플로어 및 상기 패널티 비용 최소는 플로어 경계의 보다 높은 조정기 설정 이득 에지에 위치된다.
마지막으로, 도 7은 제어 개선 계산기를 도시한다. 상기 제어 개선 계산기는, 제2 측정 비용이 제1 측정 비용 보다 낮을 때 루프 제어가 개선하는지를 주로 결정한다. 그러나, 상기 제1 및 제2 측정 비용들이 동일하면 문제가 발생할 수 있다. 상기 제어 개선 계산기는 제어 스텝 방향 및 소정의 이득 조정기 설정 오프셋 제어 개선이 발생하의 방향에 기초하여 제어 개선이 발생했는지를 결정한다(703). 이득 조정이 소정의 오프셋 방향으로 현재 스텝화되면, 동일한 제2 조정은 개선 제어로 고려될 것이다(709). 상기 이득 조정기가 소정의 오프셋 방향의 반대 방향으로 현재 스텝화하면, 동일한 제2 조정은 불리한 제어로 고려될 것이다(706). 이와 같이, 동일한 비용 경우들을 결정함으로써, 한정적으로 작은 패널티는 소정의 방향의 반대로의 스텝화에 위치된다. 이는 소정의 방향으로 제어 오프셋을 추진하려고 할 것이다. 그러나, 보다 큰 고정 패널티는 노이즈 존재 시 제어 혼란을 방지하기 위해, 도 6에서 행해진 바와 같이, 여전기 추가된다. 도 6에 도시된 바와 같이, 패널티가 추가됨에 따라, 개선 성능을 연속하는 동일 비용들에 항상 지정하는 제어 계산기는 대부분의 경우들에서 문제 없이 동작할 것이다. 그러나, 도 7에 도시된 상기 제어 개선 계산기는 동일한 비용들에 대한 임의의 제어 모호성을 제거한다.
일반적으로, 상술된 제어 알고리즘에 사용되는 패널티 값은 임의의 큰 값으로 설정될 수 있다. 이득 제어가 플로어 경계에서만 비용을 설정하지만, 패널티가 추가되지 않는 경우, 패널티 방향으로부터의 이득 조정기 설정의 스텝은 상기 패널티 방향으로 스탭화함으로써 유발된 비용 증가 보다 작은 비용 증가를 항상 생성해야 한다. 스텝 크기들이 도 4에 기재된 바와 같이 변할 수 있으므로, 목표는 패널의 반대 방향으로 최대 허용 이득 조정기 설정 스텝에 의해 생성되는 비용 보다 높은 패널티 비용을 설정하도록 해야 한다.
상기 플로어 값은 소정의 결과들에 기초하여 계산될 수 있다. 예를 들면, 에러 커플러(124) 손실을 극복하기 위해, 감소된 이득 조정기(108) 설정 오프셋에 의해 유발된 신호 누설량은 상기 에러 커플러(124) 커플링 값에 기초하여 계산될 수 있다. 공지된 상기 누설값에 따라, 감소 방향으로의 상기 이득 조정기(108) 설정 오프셋량이 계산될 수 있다. 그러나, 일반적으로, 그 필요성이 행해지지 않는다. 대신에, 상기 플로어는 우선 매우 낮은 값으로 설정된다. 상기 패널티 방향은 이득 조정기 설정의 증가로 설정될 수 있다. 그 다음에, 상기 피드 포워드 증폭기는 최소 루프 이득 설정으로 제어될 것이다. 그 다음, 상기 플로어는 증폭기 선형성을 감시하면서 천천히 증가될 수 있다. 상기 증폭기의 선형성은, 상기 이득 조정기 설정이 감소 방향으로 오프셋되는 양이 증가하는 플로어 값에 따라 증가됨에 따라 개선해야 한다. 일부 시점에서, 상기 에러 증폭기(145)의 선형성은 피드 포워드 성능을 수용할 것이다. 그래서, 상기 플로어는 일부 에러 증폭기(145) 헤드룸(headroom)을 제공하도록 감소될 수 있다. 매우 작은 에러 증폭기의 예에서, 프로시져는, 상기 패널티가 감소하는 이득 조정기 설정 방향으로 설정되는 것을 제외하고 동일할 것이다. 상기 플로어가 증가됨에 따라, 상기 메인 증폭기(115)는 증가 방향으로 상기 이득 조정기(108) 설정을 오프셋함으로써 에러 경로 피크 전력을 감소시키기 보다 어렵게 구동될 것이다. 이 작은 에러 증폭기(145) 경우에서, 일부 시점에서, 상기 메인 증폭기(145)의 선형성은 피드 포워드 선형성을 수용할 것이다. 이러한 시점에서, 상기 플로어는 메인 증폭기(115) 헤드룸을 제공하기 위해 감소될 것이다.
본 발명은 바람직한 실시예를 참조하여 기재되었지만, 기술분야의 당업자는 다양한 수정들이 본 발명의 범위를 벗어나지 않고 이뤄질 수 있다는 것을 알 것이다. 따라서, 상술된 내용은 단지 예제일 뿐이며 이에 한정되지 않아야 한다.

Claims (33)

  1. 피드 포워드 증폭기(feed forward amplifier)로서,
    RF 신호를 수신하기 위한 입력;
    상기 RF 신호를 수신 및 증폭시키는 메인 증폭기;
    상기 RF 입력과 상기 메인 증폭기 간에 결합된 이득 조정기;
    메인 증폭기 출력 샘플링 커플러;
    상기 입력에 결합되고 지연된 RF 신호를 제공하는 제1 지연;
    상기 지연된 RF 신호를 상기 메인 증폭기로부터의 상기 샘플링된 출력에 결합시키는 반송파 삭제 조합기;
    상기 반송파 삭제 조합기의 출력을 샘플링하기 위한 시험 커플러;
    상기 반송파 삭제 조합기의 출력을 수신 및 증폭시키기 위한 에러 증폭기;
    상기 메인 증폭기의 출력에 결합되는 제2 지연;
    상기 메인 증폭기에 의해 도입되는 왜곡을 삭제하도록, 상기 에러 증폭기로부터의 출력과 상기 제2 지연으로부터의 상기 지연된 메인 증폭기 출력을 조합하기 위한 에러 커플러;
    상기 에러 커플러 출력에 결합되고 증폭된 RF 신호를 제공하기 위한 출력; 및
    상기 시험 커플러에 결합되고, 상기 반송파 삭제 조합기에서 반송파 삭제를 최대화하고 이득 조정으로부터 오프셋되는 이득 조정을 제공하도록 상기 이득 조정기 설정을 제어하기 위한 적응성 제어기로서, 상기 오프셋은 이득 조정 비용 함수의 플로어(floor)를 변경함으로써 조정가능한, 상기 적응성 제어기를 포함하는, 피드 포워드 증폭기.
  2. 제1항에 있어서,
    상기 입력에 제공되는 상기 RF 신호를 샘플링하기 위한 입력 참조 커플러를 더 포함하며, 상기 적응성 제어기는 상기 입력 참조 커플러에 결합되고, 상기 시험 커플러와 입력 참조 커플러로부터의 신호들로부터 제1 루프 이득 값을 유도하는, 피드 포워드 증폭기.
  3. 제2항에 있어서,
    상기 입력 참조 커플러와 상기 제어기 사이에 결합되는 제1 신호 전력 검출기 및 제1 아날로그-디지털 변환기, 및 상기 시험 커플러와 상기 제어기 사이에 결합되는 제2 신호 전력 검출기 및 제2 아날로그-디지털 변환기를 더 포함하는, 피드 포워드 증폭기.
  4. 제1항에 있어서,
    상기 입력과 상기 메인 증폭기 사이에 결합되는 위상 조정기를 더 포함하는, 피드 포워드 증폭기.
  5. 제4항에 있어서,
    상기 제어기는 상기 반송파 삭제 조합기에서 반송파 삭제를 최대화하는 위상 조정을 제공하도록 상기 위상 조정기를 제어하는, 피드 포워드 증폭기.
  6. 제1항에 있어서,
    상기 적응성 제어기는 비용 최소화 검색 알고리즘을 구현하는 프로세서를 포함하는, 피드 포워드 증폭기.
  7. 제6항에 있어서,
    상기 비용 최소화 검색 알고리즘은 이득 조정의 방향에 기초한 패널티(penalty)를 포함하는, 피드 포워드 증폭기.
  8. 제1항에 있어서,
    상기 메인 증폭기 및 상기 출력에 결합된 파일롯 신호 검출기 이전에 신호 경로로 유입되는 파일롯 신호의 소스를 더 포함하며, 상기 제어기는 상기 검출된 파일롯 신호를 수신하는, 피드 포워드 증폭기.
  9. 제8항에 있어서,
    상기 반송파 삭제 조합기와 상기 에러 증폭기 사이에 결합되는 제2 이득 조정기 및 제2 위상 조정기를 더 포함하며, 상기 제어기는 상기 검출된 파일롯 신호에 기초하여 상기 제2 이득 조정기 및 제2 위상 조정기의 설정을 조정하는, 피드 포워드 증폭기.
  10. 피드 포워드 증폭기에 있어서,
    RF 입력 신호를 수신하기 위한 입력;
    상기 입력에 결합되고, 메인 증폭기, 샘플링 커플러, 지연, 및 삭제 조합기를 포함하고, 이득을 갖는 제1 제어 루프;
    상기 제1 제어 루프에 결합되고, 지연, 에러 증폭기, 및 에러 커플러를 포함하는 제2 제어 루프;
    상기 에러 커플러에 결합되는 출력;
    상기 제1 제어 루프 이득을 검출하기 위한 수단; 및
    상기 검출 수단에 결합되고, 루프 이득 제어 함수의 최소로부터 오프셋된 값으로 상기 제어 루프 이득을 안정화시키도록 상기 제1 제어 루프 이득을 제어하기 위한 수단을 포함하는, 피드 포워드 증폭기.
  11. 제10항에 있어서,
    상기 제어 수단은, 상기 입력과 메인 증폭기간 상기 제1 제어 루프내의 이득 조정기, 및 루프 제어 알고리즘을 구현하고 가변 조정기 설정들을 상기 이득 조정기에 제공하는 프로세서를 포함하는, 피드 포워드 증폭기.
  12. 제11항에 있어서,
    상기 검출 수단은 상기 입력에 결합되는 입력 참조 커플러 및 상기 반송파 삭제 조합기의 출력에 결합되는 시험 커플러를 포함하는, 피드 포워드 증폭기.
  13. 제12항에 있어서,
    상기 검출 수단은 상기 입력 참조 커플러에 결합되는 제1 신호 전력 검출기 및 상기 시험 커플러에 결합되는 제2 신호 전력 검출기를 더 포함하는, 피드 포워드 증폭기.
  14. 제13항에 있어서,
    상기 검출 수단은 상기 제1 신호 전력 검출기에 결합되고 제1 디지털 전력 신호를 상기 프로세서에 출력하는 제1 아날로그-디지털 변환기, 및 상기 제2 신호 전력 검출기에 결합되고 제2 디지털 전력 신호를 상기 프로세서에 출력하는 제2 디지털-아날로그 변환기를 더 포함하는, 피드 포워드 증폭기.
  15. 제14항에 있어서,
    상기 프로세서는 상기 제1 및 제2 디지털 전력 신호들로부터 상기 제1 제어 루프 이득을 결정하는, 피드 포워드 증폭기.
  16. 제10항에 있어서,
    상기 프로세서 및 알고리즘은 상기 검출된 제1 제어 루프 이득과 비용 함수의 미리 설정된 플로어 값으로부터 유도되는 상기 조정기 설정들과 연관된 상기 비용 함수를 계산하는, 피드 포워드 증폭기.
  17. 제16항에 있어서,
    상기 프로세서 및 알고리즘은 상기 미리 설정된 플로어 값을 향해 상기 계산된 비용 함수를 이동시키기 위해 상기 비용 함수를 사용하는 상기 조정기 설정들을 변경시키는, 피드 포워드 증폭기.
  18. 제17항에 있어서,
    상기 프로세서 및 알고리즘은, 상기 비용 함수가 상기 플로어 값에 있고 상기 조정기 설정이 원치 않는 방향으로 이동중이면, 상기 비용 함수에 패널티를 부가하는, 피드 포워드 증폭기.
  19. 제18항에 있어서,
    상기 원치 않는 방향은 증가하는 이득 조정기 설정들에 대응하는, 피드 포워드 증폭기.
  20. 제18항에 있어서,
    상기 원치않는 방향은 감소하는 이득 조정기 설정들에 대응하는, 피드 포워드 증폭기.
  21. 피드 포워드 보상을 사용하는 RF 입력 신호를 증폭시키는 방법으로서,
    RF 입력 신호를 수신하는 단계;
    메인 증폭기를 사용하여 상기 RF 입력 신호를 증폭하는 단계;
    상기 메인 증폭기 출력을 샘플링하는 단계;
    상기 RF 입력 신호를 지연시키고 지연된 RF 입력 신호를 제공하는 단계;
    상기 메인 증폭기로부터의 샘플링된 출력의 반송파 성분 중 적어도 일부를 삭제하고, 반송파 성분과 왜곡 성분을 갖는 반송파 삭제 신호를 제공하도록, 상기 지연된 RF 입력 신호를 상기 메인 증폭기로부터의 상기 샘플링된 출력에 결합시키는 단계;
    에러 신호를 제공하도록 에러 증폭기를 사용하여 상기 반송파 삭제 신호를 증폭하는 단계;
    상기 메인 증폭기의 출력을 지연시키는 단계;
    상기 메인 증폭기에 의해 도입된 왜곡을 삭제하도록 상기 메인 증폭기의 상기 지연된 출력 및 상기 에러 신호을 조합시키고, 증폭된 RF 출력을 제공하는 단계;
    상기 메인 증폭기에 입력되는 상기 신호의 이득을 가변 이득 설정에 의해 조정하는 단계; 및
    상기 조정 방향과 연관된 플로우 및 패널티를 갖는 이득 제어 비용 함수를 이용하여 상기 반송파 삭제 신호의 상기 반송파 성분을 최소화시키는 설정으로부터 오프셋된 정상상태 설정으로 상기 신호 이득의 조정을 제어하는 단계를 포함하는, RF 입력 신호 증폭 방법.
  22. 제21항에 있어서,
    상기 패널티는 상기 신호 이득의 증가와 연관되고, 상기 정상상태 설정은 상기 반송파 삭제 신호의 반송파 성분을 최소화시키는 설정 이하로 오프셋되는, RF 입력 신호 증폭 방법.
  23. 제21항에 있어서,
    상기 패널티는 상기 신호 이득의 감소와 연관되고, 상기 정상상태 설정은 상기 반송파 삭제 신호의 반송파 성분을 최소화시키는 설정 이상으로 오프셋되는, RF 입력 신호 증폭 방법.
  24. 제21항에 있어서,
    상기 비용 함수의 상기 플로어는 동일한 비용을 갖는 복수의 이득 설정들을 정의하는, RF 입력 신호 증폭 방법.
  25. 제24항에 있어서,
    상기 정상상태 설정은 동일한 비용을 갖는 복수의 이득 설정들 중 하나를 포함하는, RF 입력 신호 증폭 방법.
  26. 제25항에 있어서,
    상기 정상상태 설정은 동일한 비용을 갖는 최저의 이득 설정을 포함하는, RF 입력 신호 증폭 방법.
  27. 제25항에 있어서,
    상기 정상상태 설정은 동일한 비용을 갖는 최고의 이득 설정을 포함하는, RF 입력 신호 증폭 방법.
  28. 제21항에 있어서,
    상기 이득 제어 비용 함수는 상기 플로어에 의해 정의된 하측 경계(boundary)를 가지며, 상기 하측 경계는 제1 및 제2 에지들을 갖는, RF 입력 신호 증폭 방법.
  29. 제28항에 있어서,
    상기 정상상태 설정은 상기 비용 함수의 상기 하측 경계의 상기 제1 및 제2 에지들 중 하나에 대응하는, RF 입력 신호 증폭 방법.
  30. 증폭기 시스템의 루프를 제어하기 위한 적응성 제어기로서,
    루프 입력 전력 레벨을 수신하기 위한 제1 입력;
    루프 출력 전력 레벨을 수신하기 위한 제2 입력; 및
    상기 제1 및 제2 입력들에 결합되고, 상기 루프 입력 전력 레벨 및 상기 루프 출력 전력 레벨에 기초한 조정기 설정들을 출력으로서 제공하도록 루프 제어 알고리즘으로 프로그램되는 프로세서로서, 상기 루프 제어 알고리즘은 상기 설정들의 조정 방향과 연련된 패널티 및 플로우 값을 갖는 비용 함수를 포함하는, 상기 프로세서를 포함하는, 적응성 제어기.
  31. 제어 루프 입력, 증폭기를 포함하는 메인 신호 경로, 및 제어 루프 출력을 포함하는 제어 루프를 갖는 증폭기 시스템을 제어하기 위한 방법으로서,
    상기 제어 루프 입력과 상기 제어 루프 출력에서의 신호 레벨들로부터 루프 이득을 결정하는 단계;
    상기 루프 이득을 플로어 값에 비교하는 단계;
    상기 루프 이득이 상기 플로어 값보다 큰 경우, 루프 제어 비용 함수를 상기 루프 이득과 동일하게 설정하는 단계;
    상기 루프 이득이 상기 플로어 값보다 작은 경우, 상기 루프 제어 비용 함수를 상기 플로어 값과 동일하게 설정하는 단계;
    상기 루프 제어의 조정 방향을 결정하는 단계;
    상기 루프 제어가 원하지 않은 방향으로 조정되는 경우, 새로운 비용 함수를 유도하오록 페널티를 상기 플로어 값에 부가하는 단계; 및
    상기 비용 함수의 상기 값을 최소화시키도록 상기 메인 신호 경로의 상기 이득을 조정하는 단계를 포함하는, 증폭기 시스템 제어 방법.
  32. 증폭기 시스템의 제어 루프의 정상상태 제어 설정을 조정하는 방법으로서,
    루프 제어 비용 함수의 초기 플로어 값을 비용 함수의 최소 가능 값 부근의 제1 값으로 설정하는 단계;
    상기 제어 설정의 조정 방향에 기초하여 상기 루프 제어 비용 함수에 패널티를 부가하는 단계;
    상기 플로어 및 상기 패널티를 포함하는 상기 루프 제어 비용 함수를 최소화시키도록 상기 루프를 제어하는 단계;
    상기 증폭기 시스템의 성능을 감시하면서 상기 루프 제어 비용 함수의 상기 플로어 값을 증가시키는 단계; 및
    상기 플로어 값의 증가가 증폭기 성능의 저하를 유발시키는 값 부근에서 상기 루프 제어 비용 함수의 최종 플로어 값을 설정하는 단계를 포함하는, 정상상태 제어 설정 조정 방법.
  33. 증폭기 시스템의 제어 루프를 제어하는 방법으로서,
    상기 증폭기 시스템의 상기 제어 루프의 제어가능한 신호 특성을 검출하는 단계로서, 상기 신호 특성은 최소 가능 값을 가지는, 상기 검출 단계;
    상기 제어가능한 신호 특성을 상기 최소 가능 값 이상의 원하는 값으로 조정하도록 상기 제어 루프의 제어 매개변수의 값을 조정하는 단계로서, 상기 제어가능한 신호 특성의 원하는 값은 복수의 다른 제어 매개변수 값들에 대응하는, 상기 조정 단계; 및
    상기 제어 매개변수의 값을 상기 복수의 제어 매개변수 값들 중 하나를 포함하는 정상상태 값으로 더 조정하는 단계를 포함하는, 제어 루프를 제어 방법.
KR1020057011458A 2002-12-18 2003-12-11 최적화 제어를 위해 플로어들 및 패널티들을 사용한 피드포워드 증폭기 시스템 KR20050085809A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US43482502P 2002-12-18 2002-12-18
US60/434,825 2002-12-18
US10/733,087 2003-12-11
US10/733,087 US6998916B2 (en) 2002-12-18 2003-12-11 Feed forward amplifier system using penalties and floors for optimal control

Publications (1)

Publication Number Publication Date
KR20050085809A true KR20050085809A (ko) 2005-08-29

Family

ID=32713031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057011458A KR20050085809A (ko) 2002-12-18 2003-12-11 최적화 제어를 위해 플로어들 및 패널티들을 사용한 피드포워드 증폭기 시스템

Country Status (8)

Country Link
US (1) US6998916B2 (ko)
EP (1) EP1573900B1 (ko)
KR (1) KR20050085809A (ko)
CN (2) CN100530941C (ko)
AT (1) ATE499742T1 (ko)
AU (1) AU2003293522A1 (ko)
DE (1) DE60336167D1 (ko)
WO (1) WO2004062091A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100553252B1 (ko) * 2002-02-01 2006-02-20 아바고테크놀로지스코리아 주식회사 휴대용 단말기의 전력 증폭 장치
US7756493B2 (en) * 2005-04-05 2010-07-13 Powerwave Technologies, Inc. Feed forward amplifier system and method using the pilot frequency from a positive feedback pilot generation and detection circuit to improve second loop convergence
US8489056B2 (en) 2008-12-01 2013-07-16 Rockstar Consortium Us Lp Frequency agile filter using a digital filter and bandstop filtering
JP2014116691A (ja) 2012-12-06 2014-06-26 Samsung Electronics Co Ltd 高周波増幅装置及び歪補償方法
CN103701415B (zh) * 2013-12-24 2017-02-15 昆山美博通讯科技有限公司 前馈功率放大器
CN103684306B (zh) * 2013-12-31 2016-03-16 京信通信系统（中国）有限公司 射频前馈功率放大器和环路自适应控制方法
CN111384905B (zh) * 2018-12-29 2023-08-22 鹤壁天海电子信息系统有限公司 调相器的控制方法及装置、抵消电路、前馈功率放大器

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4580105A (en) * 1985-01-25 1986-04-01 At&T Bell Laboratories Automatic reduction of intermodulation products in high power linear amplifiers
US5023565A (en) 1990-01-26 1991-06-11 At&T Bell Laboratories Linear amplifier with automatic adjustment of feed forward loop gain and phase
US5130663A (en) * 1991-04-15 1992-07-14 Motorola, Inc. Feed forward amplifier network with frequency swept pilot tone
US5485120A (en) * 1994-07-28 1996-01-16 Aval Communications Inc. Feed-forward power amplifier system with adaptive control and control method
US5444418A (en) * 1994-07-29 1995-08-22 Motorola, Inc. Method and apparatus for feedforward power amplifying
US5570063A (en) * 1995-05-18 1996-10-29 Spectrian, Inc. RF power amplifier with signal predistortion for improved linearity
US5796304A (en) * 1996-04-24 1998-08-18 Powerwave Technologies, Inc. Broadband amplifier with quadrature pilot signal
JPH10173456A (ja) * 1996-12-11 1998-06-26 Fujitsu Ltd 信号増幅回路
US6028477A (en) * 1998-04-08 2000-02-22 Powerwave Technologies, Inc. Adaptive biasing in a power amplifier
US6553211B1 (en) * 1998-08-20 2003-04-22 Lucent Technologies Inc. Method and apparatus for adjusting pilot signal relative to input signal
US6169450B1 (en) * 1998-11-13 2001-01-02 Powerwave Technologies, Inc. Feed forward compensation using phase and time modulation
US6441686B1 (en) * 1999-06-04 2002-08-27 Analog Devices, Inc. Offset correction method and apparatus
US6587514B1 (en) * 1999-07-13 2003-07-01 Pmc-Sierra, Inc. Digital predistortion methods for wideband amplifiers
US6259319B1 (en) * 1999-08-19 2001-07-10 Lucent Technologies Inc. Adaptive gain and/or phase adjustment control system and method
GB2356993A (en) 1999-12-03 2001-06-06 Wireless Systems Int Ltd A pre-distortion arrangement for an amplifier in which a second substantially identical amplifier is used to produce distortion components
CA2329100A1 (en) * 1999-12-21 2001-06-21 Nortel Networks Limited Phase and amplitude detector and method of determining errors
US6340914B1 (en) * 2000-04-05 2002-01-22 Nortel Networks Limited Pilot-assisted amplifier linearization circuit
US6674324B1 (en) 2000-08-24 2004-01-06 Lucent Technologies Inc. System and method for producing an amplified signal using plurality of amplitudes across spectrum
US6608523B1 (en) * 2000-08-24 2003-08-19 Lucent Technologies Inc. System and method for producing a pilot signal in a distortion reduction system
WO2002025640A2 (en) * 2000-09-21 2002-03-28 Gsi Lumonics Corporation Digital control servo system
US6452446B1 (en) * 2000-12-29 2002-09-17 Spectrian Corporation Closed loop active cancellation technique (ACT)-based RF power amplifier linearization architecture
JP4342743B2 (ja) * 2001-04-18 2009-10-14 富士通株式会社 線形増幅器
US6563385B2 (en) * 2001-04-18 2003-05-13 Xicor, Inc. Amplifier bias control circuit
US6593811B2 (en) * 2001-06-27 2003-07-15 Koninklijke Philips Electronics N.V. Nonlinear feedback linearizer
US6856215B2 (en) * 2001-08-24 2005-02-15 Powerwave Technologies, Inc. System and method for adjusting group delay
JP4709446B2 (ja) * 2001-09-20 2011-06-22 株式会社日立国際電気 フィードフォワード非線型歪補償増幅器
US6573793B1 (en) * 2002-04-10 2003-06-03 Romulo Gutierrez Reflect forward adaptive linearizer amplifier
US7002407B2 (en) * 2002-12-18 2006-02-21 Powerwave Technologies, Inc. Delay mismatched feed forward amplifier system using penalties and floors for control

Also Published As

Publication number Publication date
CN1726637A (zh) 2006-01-25
EP1573900B1 (en) 2011-02-23
EP1573900A4 (en) 2006-03-08
WO2004062091A1 (en) 2004-07-22
ATE499742T1 (de) 2011-03-15
CN100530941C (zh) 2009-08-19
US6998916B2 (en) 2006-02-14
CN100530951C (zh) 2009-08-19
US20040119535A1 (en) 2004-06-24
CN1726636A (zh) 2006-01-25
AU2003293522A1 (en) 2004-07-29
EP1573900A1 (en) 2005-09-14
DE60336167D1 (de) 2011-04-07

Similar Documents

Publication Publication Date Title
US7126418B2 (en) Delay mismatched feed forward amplifier system using penalties and floors for control
CA2388512C (en) Improved predistortion compensation for a power amplifier
US7102430B2 (en) Efficient method and means for integration of power control and predistortion in a transmitter
US5877653A (en) Linear power amplifier and method for removing intermodulation distortion with predistortion system and feed forward system
JP4921976B2 (ja) 適応送信電力制御システム
KR100217416B1 (ko) 선형 증폭 장치 및 방법
US7791413B2 (en) Linearizing technique for power amplifiers
KR100438445B1 (ko) 비선형 왜곡 보상 방법 및 비선형 왜곡 보상 회로
JP2009177668A (ja) 歪補償装置及びこれを備えた電力増幅装置
KR100417542B1 (ko) 적응적인 이득 및 위상 조절 제어 시스템 및 방법
US6028477A (en) Adaptive biasing in a power amplifier
US6194964B1 (en) Predistorter having an automatic gain control circuit and method therefor
KR20050085809A (ko) 최적화 제어를 위해 플로어들 및 패널티들을 사용한 피드포워드 증폭기 시스템
JPH10233628A (ja) フィードフォワード増幅器
US7768346B1 (en) System for amplifier linearization with envelope feedback
EP1573907B1 (en) Delay mismatched feed forward amplifier system using penalties and floors for control
JP2000244341A (ja) カーテシアン・フィードバック回路における飽和防止回路
US6333676B1 (en) Control method and control arrangement
JP2004040280A (ja) 歪み補償増幅装置
JP3334652B2 (ja) フィードフォワード増幅器
KR19980069488A (ko) 선형증폭 장치 및 방법
KR20010049027A (ko) 피드포워드 선형화 장치의 적응제어 장치
JPH0794983A (ja) フィードフォワード増幅器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application